JP6058591B2 - 積層セラミック電子部品及び積層セラミック電子部品の実装基板 - Google Patents
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Description
図1は、本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図2aは図1の積層セラミックキャパシタを幅方向に切断して示した幅−厚さ断面図である。
図3は図1の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。
本実験例は、積層セラミックキャパシタにおいて、上記セラミック本体の厚さ方向の上部に積層された第1及び第2内部電極の平均幅をM1、上記セラミック本体の厚さ方向の下部に積層された第1及び第2内部電極の平均幅をM2とするときのM2/M1の値によるアコースティックノイズ及び容量具現有無を試すために行われた。
10 セラミック本体
11 誘電体層
21、22 第1及び第2内部電極
31、32 第1及び第2外部電極
41、42 第1及び第2サイドマージン部
200 実装基板
210 印刷回路基板
221、222 第1及び第2電極パッド
230 半田付け
Claims (18)
- 誘電体層を含み、幅をW及び厚さをTとするとき、T/W>1.0を満たすセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように積層される第1及び第2内部電極と、を含み、
前記セラミック本体の厚さの1/2の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第1及び第2内部電極の平均幅をM1、前記セラミック本体の厚さ方向の下部に積層された第1及び第2内部電極の平均幅をM2とするとき、0.85≦M2/M1≦0.97を満たす、積層セラミック電子部品。 - 前記第1及び第2内部電極のうち最大幅の内部電極の両端部からセラミック本体の第1及び第2側面までの距離をそれぞれb1及びb2、前記第1及び第2内部電極のうち最小幅の内部電極の両端部からセラミック本体の第1及び第2側面までの距離をそれぞれa1及びa2とするとき、0.70≦(b1+b2)/(a1+a2)≦0.93を満たす、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極の幅は次第に減少する、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極の幅は前記厚さ方向の上部で一定に形成され、前記厚さ方向の下部で次第に減少する、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極の幅は段差を有して減少する、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極の幅は前記厚さ方向の上部で一定に形成され、前記厚さ方向の下部で段差を有して減少する、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極の幅は、前記セラミック本体の厚さ方向の上部及び前記厚さ方向の上部と隣接する厚さ方向の下部の一部領域で一定に形成され、前記厚さ方向の下部の残り領域で減少する、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体の幅をW、厚さをTとするとき、1.2≦T/W≦3.0を満たすことを特徴とする、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体は、前記セラミック本体の上下部を識別することができる識別部を含む、請求項1に記載の積層セラミック電子部品。
- 前記識別部はNi、Mn、Cr及びVから選択された一つ以上の金属が添加された誘電体層を含む、請求項9に記載の積層セラミック電子部品。
- 前記識別部はレーザーマーキングの跡である、請求項9に記載の積層セラミック電子部品。
- 前記誘電体層の積層数は500層以上であることを特徴とする、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極は前記セラミック本体の厚さ方向に積層される、請求項1に記載の積層セラミック電子部品。
- 誘電体層を含み、幅をW及び厚さをTとするとき、T/W>1.0を満たし、幅方向に対向する第1側面及び第2側面を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように積層される第1及び第2内部電極と、
前記セラミック本体の第1及び第2内部電極の幅方向の一端と第1側面の間に形成され、下部に第1アコースティックノイズ低減部を含む第1サイドマージン部と、
前記第1及び第2内部電極の幅方向の他端と第2側面の間に配置され、下部に第2アコースティックノイズ低減部を含む第2サイドマージン部と、を含み、
前記セラミック本体の厚さの1/2の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第1及び第2内部電極の平均幅をM1、前記セラミック本体の厚さ方向の下部に積層された第1及び第2内部電極の平均幅をM2とするとき、0.85≦M2/M1≦0.97を満たす、積層セラミック電子部品。 - 前記第1及び第2内部電極のうち最大幅の内部電極の両端部からセラミック本体の第1及び第2側面までの距離をそれぞれb1及びb2、前記第1及び第2内部電極のうち最小幅の内部電極の両端部からセラミック本体の第1及び第2側面までの距離をそれぞれa1及びa2とするとき、0.70≦(b1+b2)/(a1+a2)≦0.93を満たす、請求項14に記載の積層セラミック電子部品。
- 前記第1及び第2内部電極の幅は次第に減少する、請求項14に記載の積層セラミック電子部品。
- 上部に第1及び第2電極パッドを有する印刷回路基板と、
前記印刷回路基板に実装される積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、幅をW及び厚さをTとするとき、T/W>1.0を満たすセラミック本体及び前記セラミック本体内で前記誘電体層を介して対向するように積層される第1及び第2内部電極を含み、前記セラミック本体の厚さの1/2の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第1及び第2内部電極の平均幅をM1、前記セラミック本体の厚さ方向の下部に積層された第1及び第2内部電極の平均幅をM2とするとき、0.85≦M2/M1≦0.97を満たす積層セラミック電子部品の実装基板。 - 上部に第1及び第2電極パッドを有する印刷回路基板と、
前記印刷回路基板に実装される積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、幅をW及び厚さをTとするとき、T/W>1.0を満たし、幅方向に対向する第1側面及び第2側面を有するセラミック本体と、前記セラミック本体内で前記誘電体層を介して対向するように積層される第1及び第2内部電極と、前記セラミック本体の第1及び第2内部電極の幅方向の一端と第1側面の間に形成され、下部に第1アコースティックノイズ低減部を含む第1サイドマージン部及び前記第1及び第2内部電極の幅方向の他端と第2側面の間に配置され、下部に第2アコースティックノイズ低減部を含む第2サイドマージン部と、を含み、
前記セラミック本体の厚さの1/2の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第1及び第2内部電極の平均幅をM1、前記セラミック本体の厚さ方向の下部に積層された第1及び第2内部電極の平均幅をM2とするとき、0.85≦M2/M1≦0.97を満たす、積層セラミック電子部品の実装基板。
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