JP6058591B2 - 積層セラミック電子部品及び積層セラミック電子部品の実装基板 - Google Patents
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Description
本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。
最近、電子製品の小型化の傾向により、積層セラミック電子部品も小型化及び大容量化が要求されている。
これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試みられており、近来では、誘電体層の厚さは薄く、積層数が増加する積層セラミック電子部品が製造されている。
上記積層セラミック電子部品の小型化、且つ誘電体と内部電極の薄膜化が可能でありながら、高容量化を具現するために積層数を増加させることができるようになった。
上記のように、積層セラミック電子部品の小型化が可能で、積層数が増加することにより、積層セラミック電子部品は幅より厚さがさらに増加した形態に製作することができるが、誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が発生して振動が発生する恐れがある。
このような振動は、積層セラミックキャパシタと連結された半田を通じて上記積層セラミックキャパシタの実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響放射面となって、雑音となる振動音を発生させるようになる。
上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当することがあり、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。
従って、高容量の確保が可能で、アコースティックノイズを減少させるための研究が依然として必要である。
本発明は、高容量で、且つアコースティックノイズを低減させた積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供する。
本発明の一実施形態は、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、Ｍ１＞Ｍ２を満たす、積層セラミック電子部品を提供することができる。
上記Ｍ１及びＭ２は０．８５≦Ｍ２／Ｍ１≦０．９７を満たすことができる。
上記第１及び第２内部電極のうち最大幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれｂ１及びｂ２、上記第１及び第２内部電極のうち最小幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれａ１及びａ２とするとき、０．７０≦（ｂ１＋ｂ２）／（ａ１＋ａ２）≦０．９３を満たすことができる。
上記第１及び第２内部電極の幅は、次第に減少してもよい。
上記第１及び第２内部電極の幅は、上記厚さ方向の上部で一定に形成され、上記厚さ方向の下部で次第に減少してもよい。
上記第１及び第２内部電極の幅は、段差を有して減少してもよい。
上記第１及び第２内部電極の幅は上記厚さ方向の上部で一定に形成され、上記厚さ方向の下部で段差を有して減少してもよい。
上記第１及び第２内部電極の幅は、上記セラミック本体の厚さ方向の上部及び上記厚さ方向の上部と隣接する厚さ方向の下部の一部領域で一定に形成され、上記厚さ方向の下部の残り領域で減少してもよい。
上記セラミック本体の幅をＷ、厚さをＴとするとき、１．２≦Ｔ／Ｗ≦３．０を満たすことを特徴とすることができる。
上記セラミック本体は、上記セラミック本体の上下部を識別することができる識別部を含んでもよい。
上記識別部はＮｉ、Ｍｎ、Ｃｒ及びＶから選択された一つ以上の金属が添加された誘電体層を含んでもよい。
上記識別部はレーザーマーキングの跡であってもよい。
上記誘電体層の積層数は５００層以上であることを特徴とすることができる。
上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に積層されてもよい。
本発明の一実施形態は、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たし、幅方向に対向する第１側面及び第２側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、上記セラミック本体の第１及び第２内部電極の幅方向の一端と第１側面の間に形成され、下部に第１アコースティックノイズ低減部を含む第１サイドマージン部と、上記第１及び第２内部電極の幅方向の他端と第２側面の間に配置され、下部に第２アコースティックノイズ低減部を含む第２サイドマージン部と、を含む積層セラミック電子部品を提供することができる。
上記アコースティックノイズ低減部の平均幅は、上記第１サイドマージン部及び第２サイドマージン部の平均幅より広くてもよい。
上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、Ｍ１＞Ｍ２を満たすことができる。
上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、０．８５≦Ｍ２／Ｍ１≦０．９７を満たすことができる。
上記第１及び第２内部電極のうち最大幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれｂ１及びｂ２、上記第１及び第２内部電極のうち最小幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれａ１及びａ２とするとき、０．７０≦（ｂ１＋ｂ２）／（ａ１＋ａ２）≦０．９３を満たすことができる。
上記第１及び第２内部電極の幅は、次第に減少してもよい。
本発明の一実施形態は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、アコースティックノイズが２０ｄＢ未満、且つ容量減少率が８％未満になる範囲のＭ２／Ｍ１の値を有する、積層セラミック電子部品を提供することができる。
本発明の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板に実装される積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体及び上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極を含み、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、Ｍ１＞Ｍ２を満たす積層セラミック電子部品の実装基板を提供することができる。
本発明の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板に実装される積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たし、幅方向に対向する第１側面及び第２側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、上記セラミック本体の第１及び第２内部電極の幅方向の一端と第１側面の間に形成され、下部に第１アコースティックノイズ低減部を含む第１サイドマージン部及び上記第１及び第２内部電極の幅方向の他端と第２側面の間に配置され、下部に第２アコースティックノイズ低減部を含む第２サイドマージン部と、を含む積層セラミック電子部品の実装基板を提供することができる。
本発明によると、高容量で、且つアコースティックノイズを低減させた積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することができる。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
積層セラミック電子部品
図１は、本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２ａは図１の積層セラミックキャパシタを幅方向に切断して示した幅−厚さ断面図である。
図１は、本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２ａは図１の積層セラミックキャパシタを幅方向に切断して示した幅−厚さ断面図である。
図１及び図２ａを参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極２１、２２と、を含み、上記セラミック本体の厚さ方向の上部Ｔ１に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部Ｔ２に積層された第１及び第２内部電極の平均幅をＭ２とするとき、Ｍ１＞Ｍ２を満たすことができる。
以下では、本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。
上記セラミック本体１０は特に制限されず、例えば、六面体であってもよい。
一方、本実施形態の積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
本実施形態において、セラミック本体１０は幅方向に対向する第１及び第２側面、長さ方向に対向する第１及び第２端面、厚さ方向に対向する第１及び第２主面を有することができる。上記第１及び第２主面は、上面及び下面と同じ意味で使用することができる。
本発明の一実施形態による積層セラミックキャパシタ１は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含んでもよい。
また、上記セラミック本体は、内部電極を外部衝撃から保護するために最上部の内部電極の上部に上部カバー層を、最下部の内部電極の下部に下部カバー層を含んでもよい。上記上部カバー層及び下部カバー層は、上記誘電体層と同じ材料で形成されてもよい。
上記第１及び第２内部電極２１、２２は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうちの一つ以上の物質からなる導電性ペーストを使用して形成してもよい。
上記誘電体層１１は高い誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含んでもよいが、本発明はこれに限定されない。
一方、上記第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、導電性金属を含む導電性ペーストを誘電体層１１上に所定の厚さに印刷して形成してもよい。
上記第１及び第２内部電極２１、２２の焼成後の平均厚さは、静電容量を形成することができるのであれば、特に制限されず、例えば、０．６μｍ以下であってもよい。
上記第１及び第２内部電極２１、２２の平均厚さは、図２ａのようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
例えば、図２ａのようにセラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
また、このような平均値を１０個以上の内部電極に拡張して測定すると、内部電極の平均厚さをさらに一般化することができる。
また、上記第１及び第２内部電極２１、２２は誘電体層１１の積層方向に沿って両端面を通じて交互に露出するように形成されてもよく、中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。
即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面を通じて交互に露出する部分により第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１の静電容量は第１及び第２内部電極２１、２２の重なる領域の面積と比例する。
静電容量を形成するために第１及び第２外部電極３１、３２が上記セラミック本体１０の外側に形成され、上記第１及び第２内部電極２１、２２と電気的に連結されてもよい。
上記第１及び第２外部電極３１、３２は、内部電極と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。
上記第１及び第２外部電極３１、３２は、上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後、焼成することで形成することができる。
上記セラミック本体１０は複数の誘電体層１１を積層した後焼成して形成したものであり、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は、本実施形態に図示されたものに限定されない。
また、上記セラミック本体１０を形成する複数の誘電体層１１は焼結された状態であり、隣接する誘電体層１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。
本発明の一実施形態によると、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に合わせて任意に変更してもよいが、焼成後０．１〜０．６μｍであることができる。
上記誘電体層１１の平均厚さｔｄは、図１のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができ、内部電極の平均厚さの測定方法と類似する方法で測定してもよい。
上記誘電体層１１の積層数は特に制限されないが、例えば、５００層以上であることを特徴とすることができる。
上記のように誘電体層１１の積層数を５００層以上にすることで、上記セラミック本体の厚さＴが幅Ｗより大きい高容量積層セラミックキャパシタを具現することができる。
一方、上記セラミック本体１０の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。
本発明の一実施形態による積層セラミックキャパシタ１は、高容量を具現するために積層数を増加させた形態であり、上記セラミック本体１０の幅Ｗより厚さＴが大きい形態であることを特徴とする。
一般的な積層セラミックキャパシタの場合、幅と厚さが略同じ大きさに製作されてきた。
しかし、本発明の一実施形態による積層セラミックキャパシタは小型化を具現することができ、基板への実装時に十分な空間確保が可能であるため、高容量積層セラミックキャパシタを具現するために積層数を増加させることができる。
上記のように、上記セラミック本体において積層方向が厚さ方向であるため、積層数が増加することにより、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすことができる。このとき、セラミック本体１１０は、幅と厚さの比Ｔ／Ｗが、１．２≦Ｔ／Ｗ≦３．０の範囲を満たす形態に構成することが好ましい。
上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように製作すると、上記積層セラミックキャパシタを基板に実装した際、圧電現象によるアコースティックノイズがさらに増加する恐れがある。
しかし、本発明の一実施形態によると、内部電極の幅とサイドマージン部の幅を調節し、アコースティックノイズが減少した積層セラミックキャパシタを得ることができる。
セラミック本体の両端部に形成された第１及び第２外部電極３１、３２に極性の異なる電圧が印加されると、誘電体層１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によりセラミック本体１０が厚さ方向に膨脹と収縮するようになり、第１及び第２外部電極３１、３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１０の厚さ方向の膨脹と収縮とは反対に収縮と膨脹するようになる。セラミック本体、及び第１及び第２外部電極の収縮と膨脹による積層セラミックキャパシタの振動が基板に伝達され、基板は振動の音響放射面となって騒音を発生するようになるが、これをアコースティックノイズという。
本実施形態では、アコースティックノイズを減少させるために、上記セラミック本体の厚さ方向の上部Ｔ１に積層された第１及び第２内部電極２１、２２の平均幅をＭ１、上記セラミック本体の厚さ方向の下部Ｔ２に積層された第１及び第２内部電極２１、２２の平均幅をＭ２とするとき、Ｍ１＞Ｍ２を満たすように内部電極を形成することができる。
図２ａに示されたように、内部電極の幅は内部電極の幅方向の両端部間の距離ＷＥで測定した。
本発明において、上記セラミック本体の厚さ方向の上部及び厚さ方向の下部は、セラミック本体の厚さの１／２の地点を基準として区分されることができる。
即ち、上部と下部に形成された内部電極の幅を異ならせることで、内部電極の端部からセラミック本体の第１及び第２側面までの距離をセラミック本体の上部及び下部で異なるようにすることができる。これにより、逆圧電効果によるセラミック本体の上部と下部の変形率を異ならせてアコースティックノイズを減少させることができる。即ち、セラミック本体の下部の内部電極の幅を減少させることで、セラミック本体の下部での変形率を減少させることができ、基板と隣接するセラミック本体の下部の変形率が減少すると、基板に伝達される振動が減少してアコースティックノイズが低減することができる。
特に、本発明は、上部の内部電極の幅を下部の内部電極の幅より広くしてアコースティックノイズを低減させながら、容量低下を最小化することができる。
より好ましくは、上記Ｍ１及びＭ２は０．８５≦Ｍ２／Ｍ１≦０．９７を満たすことができる。
上記Ｍ２／Ｍ１が０．９７を超えると、アコースティックノイズの減少効果が大きくなく、上記Ｍ２／Ｍ１が０．８５〜０．９７の範囲でアコースティックノイズが大きく低減した。但し、境界値０．８５を基準としてＭ２／Ｍ１が０．８５未満では、アコースティックノイズの減少効果が、０．８５〜０．９７の範囲に比べて大きく改善されずに、容量は低下し続けるという問題がある。
従って、アコースティックノイズ及び容量減少を最小化する観点から、Ｍ１及びＭ２は０．８５≦Ｍ２／Ｍ１≦０．９７を満たすように内部電極が形成されることが好ましい。
さらに、上記第１及び第２内部電極のうち最大幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれｂ１及びｂ２、上記第１及び第２内部電極のうち最小幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれａ１及びａ２とするとき、０．７０≦（ｂ１＋ｂ２）／（ａ１＋ａ２）≦０．９３を満たすことができる。
上記（ｂ１＋ｂ２）／（ａ１＋ａ２）が０．７０〜０．９３を満たす場合、アコースティックノイズが改善されるとともに目標容量を確保することができる。
さらに、図２ａを参照すると、本発明の一実施形態は、誘電体層１１を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たし、幅方向に対向する第１側面及び第２側面を有する六面体のセラミック本体１０と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極２１、２２と、上記セラミック本体の第１及び第２内部電極の幅方向の一端と第１側面の間に形成され、下部に第１アコースティックノイズ低減部４１’を含む第１サイドマージン部４１と、上記第１及び第２内部電極の幅方向の他端と第２側面の間に配置され、下部に第２アコースティックノイズ低減部４２’を含む第２サイドマージン部４２と、を含む積層セラミックキャパシタを提供することができる。
即ち、上記第１及び第２内部電極の幅方向の一端と第１側面の間に形成された第１サイドマージン部、及び第１及び第２内部電極の幅方向の他端と第２側面の間に形成された第２サイドマージン部の幅を制御してアコースティックノイズを減少させることができる。
具体的には、第１サイドマージン部４１と第２サイドマージン部４２は、下部にアコースティックノイズ低減部４１’、４２’を含んでもよい。上記アコースティックノイズ低減部は、平均幅が第１サイドマージン部及び第２サイドマージン部の平均幅より広いことを特徴とすることができる。言い換えると、第１サイドマージン部と第２サイドマージン部は、下部に幅の広いサイドマージン部（アコースティックノイズ低減部）を含むことで、セラミック本体の下部での変形率を減少させてアコースティックノイズを減少させることができる。
即ち、第１及び第２内部電極の引出方向と直交する方向のサイドマージン部の幅を異ならせて形成することで、内部電極の積層方向においてセラミック本体の上部と下部の変形率を異ならせてアコースティックノイズを減少させることができる。
図２ｂ〜図２ｇは、本発明の実施形態による積層セラミックキャパシタを切断して示した幅−厚さ方向の断面図である。
図２ｂに示されたように、本発明の一実施形態によると、上記第１及び第２内部電極２１、２２の幅は、積層方向の上部から下部に向かうほど減少することができる。言い換えると、Ｗ−Ｔ断面に表される内部電極の全体的輪郭は、下部に向かうほど、幅が減少する逆台形であってもよい。即ち、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、０．８５≦Ｍ２／Ｍ１≦０．９７を満たしながら、その幅が漸進的に変化する場合、内部電極の幅の差による段差発生を最小化することができるという長所がある。
図２ｃを参照すると、本発明の一実施形態によると、上記第１及び第２内部電極２１、２２は、セラミック本体の上部では一定の幅を有し、セラミック本体の下部では、セラミック本体の下面に近くなるほど幅が減少する形状であってもよい。
また、本発明の一実施形態によると、図２ｄに示されたように、セラミック本体の厚さ方向の上部及び上記厚さ方向の上部と隣接する厚さ方向の下部の一部領域では第１及び第２内部電極２１、２２の幅が相対的に広く形成され、上記厚さ方向の下部の残り領域では第１及び第２内部電極の幅が狭く形成されてもよい。
本発明の一実施形態によると、図２ｅのように、セラミック本体の厚さ方向の上部及び上記厚さ方向の上部と隣接する厚さ方向の下部の一部領域では第１及び第２内部電極２１、２２の幅が相対的に広く形成され、上記厚さ方向の下部の残り領域では第１及び第２内部電極の幅が狭く形成されるが、第１及び第２内部電極の幅が次第に狭くなる形状に形成されてもよい。
また、図２ｆのように、本発明の一実施形態によると、セラミック本体の上部には広い幅の第１及び第２内部電極２１、２２が形成され、下部には狭い幅の第１及び第２内部電極２１、２２が形成され、下部に配置された第１及び第２内部電極の幅は、さらに２以上の区間に分けられて階段式に段差を有して狭くなってもよい。
また、本発明の一実施形態によると、図２ｇのように、セラミック本体の上部に一定して広い幅の第１及び第２内部電極２１、２２が形成され、セラミック本体の下部のうち上部と隣接する一部領域では第１及び第２内部電極２１、２２の幅が次第に減少した後、上記セラミック本体の下部の残り領域では一定して狭い幅の第１及び第２内部電極２１、２２が形成されてもよい。
本発明の実施形態による積層セラミックキャパシタが基板に実装されてアコースティックノイズの減少効果を発揮するためには、内部電極の平均幅の狭いセラミック本体の下部が基板と隣接するように積層セラミックキャパシタが実装されなければならない。
従って、上記セラミック本体の上部及び下部を区別するために、セラミック本体の上部カバー層または下部カバー層は、明るさまたは色に差異のある誘電体層で形成された識別部（不図示）を含むことができる。本発明の一実施形態において、識別部は、一つのセラミックグリーンシートが焼成されたり、多数のセラミックグリーンシートが積層されたりした誘電体層であってもよく、上記識別部となる誘電体層は、Ｎｉ、Ｍｎ、Ｃｒ及びＶから選択された一つ以上の金属が添加されて上記セラミック本体１０の外部で明るさまたは色に差異が生じることができる。
また、上記セラミック本体の上部または下部カバー層は、上部または下部カバー層にレーザーマーキングをして焼成後にも跡や模様が残るようにしてセラミック本体の上部及び下部が区別できるようにすることができる。
本発明の一実施形態によると、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、アコースティックノイズが２０ｄＢ未満、且つ容量減少率が８％未満となる範囲のＭ２／Ｍ１の値を有する積層セラミックキャパシタを提供することができる。
上記した実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同様であるため、ここではその説明を省略する。
以下、実施形態を挙げて本発明をさらに詳しく説明するが、本発明はこれにより制限されない。
積層セラミックキャパシタの実装基板
図３は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。
図３は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。
図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１の実装基板２００は、積層セラミックキャパシタ１が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。
このとき、積層セラミックキャパシタ１の第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
即ち、本発明の一実施形態によると、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板に実装される積層セラミックキャパシタ１と、を含み、上記積層セラミックキャパシタは、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体、及び上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極を含み、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、Ｍ１＞Ｍ２を満たす積層セラミックキャパシタの実装基板を提供することができる。
また、本発明の他の一実施形態によると、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板に実装される積層セラミックキャパシタ１と、を含み、上記積層セラミックキャパシタは、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たし、幅方向に対向する第１側面及び第２側面を有する六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、上記セラミック本体の第１及び第２内部電極の幅方向の一端と第１側面の間に形成され、下部に第１アコースティックノイズ低減部を含む第１サイドマージン部及び上記第１及び第２内部電極の幅方向の他端と第２側面の間に配置され、下部に第２アコースティックノイズ低減部を含む第２サイドマージン部と、を含む積層セラミックキャパシタの実装基板を提供することができる。
上記した積層セラミックキャパシタの実装基板に関する内容のうち上述した積層セラミックキャパシタと同じ内容に対しては、説明の重複を避けるためにここではその説明を省略する。
実験例
本実験例は、積層セラミックキャパシタにおいて、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするときのＭ２／Ｍ１の値によるアコースティックノイズ及び容量具現有無を試すために行われた。
本実験例は、積層セラミックキャパシタにおいて、上記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、上記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするときのＭ２／Ｍ１の値によるアコースティックノイズ及び容量具現有無を試すために行われた。
本実験例による積層セラミックキャパシタは、下記のような段階で製作された。
まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．０５μｍ及び０．９５μｍの厚さに製造された複数個のセラミックグリーンシートを用意した。これにより、誘電体層を形成する。
次に、ニッケル粒子の平均大きさが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法により塗布して内部電極を形成した後、５００層以上積層してＭ２／Ｍ１の値が異なる積層体を複数個製作した。
その後、上記積層体を圧着及び切断して０６０３（長さ×幅）規格で、（厚さ／幅）が１．０を超えるチップを製作し、上記チップをＨ２０．１％以下の還元雰囲気の温度１０５０〜１２００℃で焼成した。
上記チップの各角及び頂点は、焼成前に研磨装置によって研磨工程が施された。
次に、外部電極の形成及びメッキ層の形成などの工程を経て積層セラミックキャパシタに製作した。
下表１には、セラミック本体内の内部電極の形状変化によってＭ２／Ｍ１の値が変化したときのアコースティックノイズ及び容量具現有無を示した。
上記表１において、容量減少率が８％以上の場合は、目標容量が具現されないものとみなし、ＮＧと判断した。
上記表１を参照すると、比較例であるサンプル１及び２は、容量が確保されず、サンプル１６及び１７は、アコースティックノイズが急激に増加することが分かる。
特に、サンプル１及び２は、アコースティックノイズがサンプル３に比べて殆ど減少せずに容量だけが減少することが分かる。
一方、実施例であるサンプル３〜１５は、本発明の数値範囲を満たすものであり、アコースティックノイズの減少幅は大きいが、容量減少は大きくないため、高容量の積層セラミックキャパシタが具現できることが分かる。
従って、上部内部電極及び下部内部電極の平均長さの比であるＭ２／Ｍ１が０．８５以上０．９７以下を満たすように製作されることが好ましいことが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１ 積層セラミックキャパシタ
１０ セラミック本体
１１ 誘電体層
２１、２２ 第１及び第２内部電極
３１、３２ 第１及び第２外部電極
４１、４２ 第１及び第２サイドマージン部
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
１０ セラミック本体
１１ 誘電体層
２１、２２ 第１及び第２内部電極
３１、３２ 第１及び第２外部電極
４１、４２ 第１及び第２サイドマージン部
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
Claims (18)
- 誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、
前記セラミック本体の厚さの１／２の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、前記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、０．８５≦Ｍ２／Ｍ１≦０．９７を満たす、積層セラミック電子部品。 - 前記第１及び第２内部電極のうち最大幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれｂ１及びｂ２、前記第１及び第２内部電極のうち最小幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれａ１及びａ２とするとき、０．７０≦（ｂ１＋ｂ２）／（ａ１＋ａ２）≦０．９３を満たす、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の幅は次第に減少する、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の幅は前記厚さ方向の上部で一定に形成され、前記厚さ方向の下部で次第に減少する、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の幅は段差を有して減少する、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の幅は前記厚さ方向の上部で一定に形成され、前記厚さ方向の下部で段差を有して減少する、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の幅は、前記セラミック本体の厚さ方向の上部及び前記厚さ方向の上部と隣接する厚さ方向の下部の一部領域で一定に形成され、前記厚さ方向の下部の残り領域で減少する、請求項１に記載の積層セラミック電子部品。
- 前記セラミック本体の幅をＷ、厚さをＴとするとき、１．２≦Ｔ／Ｗ≦３．０を満たすことを特徴とする、請求項１に記載の積層セラミック電子部品。
- 前記セラミック本体は、前記セラミック本体の上下部を識別することができる識別部を含む、請求項１に記載の積層セラミック電子部品。
- 前記識別部はＮｉ、Ｍｎ、Ｃｒ及びＶから選択された一つ以上の金属が添加された誘電体層を含む、請求項９に記載の積層セラミック電子部品。
- 前記識別部はレーザーマーキングの跡である、請求項９に記載の積層セラミック電子部品。
- 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項１に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
- 誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たし、幅方向に対向する第１側面及び第２側面を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２内部電極と、
前記セラミック本体の第１及び第２内部電極の幅方向の一端と第１側面の間に形成され、下部に第１アコースティックノイズ低減部を含む第１サイドマージン部と、
前記第１及び第２内部電極の幅方向の他端と第２側面の間に配置され、下部に第２アコースティックノイズ低減部を含む第２サイドマージン部と、を含み、
前記セラミック本体の厚さの１／２の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、前記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、０．８５≦Ｍ２／Ｍ１≦０．９７を満たす、積層セラミック電子部品。 - 前記第１及び第２内部電極のうち最大幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれｂ１及びｂ２、前記第１及び第２内部電極のうち最小幅の内部電極の両端部からセラミック本体の第１及び第２側面までの距離をそれぞれａ１及びａ２とするとき、０．７０≦（ｂ１＋ｂ２）／（ａ１＋ａ２）≦０．９３を満たす、請求項１４に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の幅は次第に減少する、請求項１４に記載の積層セラミック電子部品。
- 上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板に実装される積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体及び前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２内部電極を含み、前記セラミック本体の厚さの１／２の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、前記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、０．８５≦Ｍ２／Ｍ１≦０．９７を満たす積層セラミック電子部品の実装基板。 - 上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板に実装される積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たし、幅方向に対向する第１側面及び第２側面を有するセラミック本体と、前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２内部電極と、前記セラミック本体の第１及び第２内部電極の幅方向の一端と第１側面の間に形成され、下部に第１アコースティックノイズ低減部を含む第１サイドマージン部及び前記第１及び第２内部電極の幅方向の他端と第２側面の間に配置され、下部に第２アコースティックノイズ低減部を含む第２サイドマージン部と、を含み、
前記セラミック本体の厚さの１／２の地点を基準に、前記セラミック本体の厚さ方向の上部に積層された第１及び第２内部電極の平均幅をＭ１、前記セラミック本体の厚さ方向の下部に積層された第１及び第２内部電極の平均幅をＭ２とするとき、０．８５≦Ｍ２／Ｍ１≦０．９７を満たす、積層セラミック電子部品の実装基板。
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