JP5485351B2 - 積層チップ電子部品、その実装基板及び包装体 - Google Patents

Description

本発明は、電圧が印加される際に積層チップ電子部品によって発生するアコースティックノイズを低減することができる積層チップ電子部品、その実装基板及び包装体に関する。

積層チップ電子部品の一つである積層キャパシタは、多数の誘電体層の間に内部電極が形成される。

誘電体層を挟んで重なる内部電極が形成された積層キャパシタに直流電圧及び交流電圧を印加する場合、内部電極の間で圧電現象が起こり、振動が発生する。

上記振動は、誘電体層の誘電率が高いほど、同一の静電容量を基準としてチップの形状が相対的に大きい場合に顕著になる傾向がある。上記振動は、上記積層キャパシタの外部電極から上記積層キャパシタが実装された印刷回路基板に伝達される。この際、上記印刷回路基板が振動して騒音が発生する。

即ち、上記印刷回路基板の振動により発生する共鳴が可聴周波数（２０〜２００００Ｈｚ）領域に含まれると、その振動音が人に不快感を与える。このような音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

本特許の発明者は、上記アコースティックノイズを低減するために、積層キャパシタ内の内部電極を印刷回路基板に実装する方向に関する研究を行ったことがある。その結果、内部電極が上記印刷回路基板に対して水平な方向性を有するように上記積層キャパシタを印刷回路基板に実装すると、内部電極が上記印刷回路基板に対して垂直な方向性を有するように実装する場合より、アコースティックノイズが低減することを確認できた。

しかし、内部電極が印刷回路基板に対して水平な方向性を有するように上記積層キャパシタを印刷回路基板に実装してアコースティックノイズを測定しても、騷音レベルが一定レベル以上になるため、アコースティックノイズをさらに低減することができる研究が必要であった。

下記先行技術文献の特許文献１には、内部電極が印刷回路基板に対して水平な方向性を有するように実装されているが、高周波ノイズを減らすために信号線路間のピッチを狭くした技術的特徴が開示されている。また、特許文献２及び特許文献３には、積層キャパシタの上部カバー層と下部カバー層の厚さが異なることが記載されているが、アコースティックノイズを低減するために本特許の請求項及び本発明の実施例が提案する活性層の中心部が積層チップキャパシタの中心部から外れる程度の範囲、上部カバー層と下部カバー層との間の比率、セラミック本体の厚さに対する下部カバー層が占める比率、活性層の厚さに対して下部カバー層が占める比率等を開示または予想していない。

特開１９９４‐２６８４６４号公報 特開１９９４‐２１５９７８号公報 特開１９９６‐１３０１６０号公報

本発明の目的は、積層チップキャパシタの上部カバー層より下部カバー層の厚さを大きくし、活性層の中心部がセラミック本体の中心部を外れる範囲を設定して、上記下部カバー層に付加電極層が含まれた積層チップキャパシタを提供することにある。

また、本発明の他の目的は、内部電極が印刷回路基板に水平となるように、また上記下部カバー層が印刷回路基板と隣接するように、積層チップキャパシタを印刷回路基板に実装して、アコースティックノイズが低減された積層チップ電子部品の実装基板を提供することにある。

また、本発明のさらに他の目的は、包装シートの収納部の底面を基準として内部電極が水平に配置されて整列される積層チップ電子部品の包装体を提供することにある。

本発明の一実施例による積層チップ電子部品は、内部電極及び誘電体層を含むセラミック本体と、上記セラミック本体の長さ方向の両端部を覆うように形成される第１及び第２外部電極と、上記誘電体層を挟んで上記内部電極が対向して配置され、容量が形成される活性層と、上記活性層の厚さ方向の上部または下部に形成され、厚さ方向の下部が厚さ方向の上部より大きい厚さを有する上部及び下部カバー層と、上記下部カバー層内に容量形成と無関係に配置される付加電極層と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さＤはＤ≧４μｍの範囲を満たし、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすことができる。

また、上記上部カバー層の厚さＤと下部カバー層の厚さＢとの間の比率Ｄ／Ｂは０．０１８≦Ｄ／Ｂ≦０．３７２の範囲を満たすことができる。

また、上記セラミック本体の厚さの１／２であるＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａは０．２１５≦Ｂ／Ａ≦１．５５３の範囲を満たすことができる。

また、上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは０．１３５≦Ｃ／Ｂ≦３．８９７の範囲を満たすことができる。

また、上記セラミックキャパシタの上面及び底面のうち少なくとも一つには、上部及び下部を区分するためのマーキングが形成されることができる。

また、上記付加電極層は、上記第１外部電極から長さ方向内側に延長される第１電極パターンが誘電体層を挟んで厚さ方向に積層された第１アレイ電極層と、上記第２外部電極から長さ方向内側に延長され、上記第１電極パターンと対向する第２電極パターンが誘電体層を挟んで厚さ方向に積層された第２アレイ電極層と、を含むことができる。

また、上記付加電極層は、上記第１外部電極及び第２外部電極と対向し、厚さ方向に積層されたフローティング電極層を含むことができる。

また、上記付加電極層は、上記第１外部電極または第２外部電極から長さ方向内側に延長され、異なる極性の上記第２外部電極または第１外部電極と対向して厚さ方向に積層されることができる。

また、上記付加電極層は、上記第１外部電極及び第２外部電極と対向して厚さ方向に積層された多数のフローティング電極層であり、上記多数のフローティング電極層は長さ方向内側に対向することができる。

また、上記付加電極層は、上記第１外部電極から長さ方向内側に延長される第１電極パターンが誘電体層を挟んで厚さ方向に積層された第１アレイ電極層と、上記第２外部電極から長さ方向内側に延長され、上記第１電極パターンと対向する第２電極パターンが誘電体層を挟んで厚さ方向に積層された第２アレイ電極層と、上記第１アレイ電極層と第２アレイ電極層との間に形成され、上記第１アレイ電極層及び第２アレイ電極層と対向するフローティング電極層と、を含むことができる。

また、上記付加電極層は、上記第１外部電極及び第２外部電極から長さ方向内側に延長されて互いに対向する第１電極パターン及び第２電極パターンと、上記第１電極パターン、第２電極パターン及び誘電体層を挟んで配置されるフローティング電極パターンと、を含むことができる。

また、上記第１電極パターンと第２電極パターンが対向して形成される長さ方向のギャップが、積層方向に減少または増加する方向性を有することができる。

また、上記付加電極層は、上記第１外部電極及び第２外部電極から長さ方向内側に延長されて互いに対向する第１電極パターン及び第２電極パターンと、上記第１電極パターン、第２電極パターン及び誘電体層を挟んで配置され、上記第１外部電極及び第２外部電極から長さ方向内側に延長されて互いに対向する第３電極パターン及び第４電極パターンと、を含み、上記第１電極パターンと第２電極パターンが対向して形成される長さ方向のギャップと、第３電極パターンと第４電極パターンが対向して形成される長さ方向のギャップは、積層方向にオフセットされることができる。

他の側面において、本発明の他の一実施例による積層チップ電子部品は、六面体形状のセラミック本体の長さ方向の両端部に形成される外部電極と、上記セラミック本体内に形成され、容量を形成するように誘電体層を挟んで対向して配置される多数の内部電極からなる活性層と、上記活性層の最上側の内部電極の上部に形成される上部カバー層と、上記活性層の最下側の内部電極の下部に形成され、上記上部カバー層の厚さより大きい厚さを有する下部カバー層と、上記下部カバー層内に容量形成と無関係に配置される付加電極層と、を含むことができる。

また、電圧が印加されて上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の厚さ方向の中心部より下側の上記セラミック本体の長さ方向の両端部に変曲点が形成されることができる。

また、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定したときに、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすことができる。

他の側面において、本発明の一実施例による積層チップ電子部品の実装基板は、本発明の一実施例による積層チップ電子部品と、上記外部電極と半田によって連結される電極パッドと、上記電極パッドが形成されており、上記内部電極が水平となるように、また上記下部カバー層が上記上部カバー層より厚さ方向下側に配置されるように、上記積層チップ電子部品が上記電極パッドに実装される印刷回路基板と、を含むことができる。

また、電圧が印加されて上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の長さ方向の両端部に形成される変曲点が上記半田の高さ以下に形成されることができる。

さらに他の側面において、本発明の一実施例による積層チップ電子部品の包装体は、本発明の一実施例による積層チップ電子部品と、上記積層チップ電子部品が収納される収納部が形成された包装シートと、を含み、上記収納部の底面を基準として上記内部電極が水平に配置されて整列されることができる。

また、上記包装シートに結合され、上記積層チップ電子部品を覆う包装膜をさらに含むことができる。

また、上記積層チップ電子部品が収納された包装シートは、リール状に巻取されて形成されることができる。

また、上記収納部内に収納される上記積層チップ電子部品それぞれは、上記下部カバー層が上記収納部の底面に向かうように配置されることができる。

また、上記セラミック本体の上面には、上部及び下部を区分するためのマーキングが形成されることもできる。

また、上記収納部内に収納される上記積層チップ電子部品それぞれは、上記上部カバー層及び上記下部カバー層のうち何れか一つが上記収納部の底面に向かうように方向性を有し、上記上部カバー層及び上記下部カバー層のうち何れか一つが収納部の底面に向かう方向性を外部から認識するために、上記セラミック本体にマーキングが形成されることができる。

本発明の一実施例による積層チップキャパシタ及びその実装基板によると、アコースティックノイズを著しく低減させることができる。

本発明の一実施例による積層チップキャパシタを一部切開して図示した概略切開斜視図である。 図１の積層チップキャパシタを長さ方向及び厚さ方向に切断して図示した断面図である。 図１の積層チップキャパシタの寸法関係を説明するための長さ方向及び厚さ方向の概略断面図である。 図１の積層チップキャパシタが印刷回路基板に実装された状態を概略的に図示した概略斜視図である。 図４の積層チップキャパシタが印刷回路基板に実装された状態を図示した概略平面図である。 図４の積層チップキャパシタが印刷回路基板に実装された状態を長さ方向及び厚さ方向に切断して図示した断面図である。 図４の積層チップキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層チップキャパシタが変形される様子を概略的に図示した断面図である。 従来の積層チップキャパシタの内部電極が印刷回路基板に垂直に実装された場合と水平に実装された場合において、電極パッドのサイズに応じたアコースティックノイズの変化を示したグラフである。 本発明の実施例による内部電極が印刷回路基板に水平である状態で、下部カバー層が印刷回路基板と隣接するように積層チップキャパシタを印刷回路基板に実装した場合において、電極パッドのサイズに応じたアコースティックノイズの変化を従来技術と対比して示したグラフである。 本発明の一実施例による積層チップキャパシタが包装体に実装される様子を図示した概略斜視図である。 図９の包装体をリール状に巻取した状態を図示した概略断面図である。 本発明の一実施例による付加電極層を図示した断面図である。 本発明の一実施例による付加電極層の第１変形例の断面図である。 本発明の一実施例による付加電極層の第２変形例の断面図である。 本発明の一実施例による付加電極層の第３変形例の断面図である。 本発明の一実施例による付加電極層の第４変形例の断面図である。 本発明の一実施例による付加電極層の第５変形例の断面図である。 本発明の一実施例による付加電極層の第６変形例の断面図である。 本発明の一実施例による付加電極層の第７変形例の断面図である。

以下、図面を参照して本発明の具体的な実施例を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内で他の構成要素の追加、変更、削除等によって、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本発明の思想の範囲内に含まれる。

本発明の一実施例による積層チップ電子部品は、誘電体層を用いて、上記誘電体層を挟んで内部電極が互いに対向する構造を有する積層セラミックキャパシタ、積層バリスタ、サーミスタ、圧電素子、多層基板などにも適切に用いられることができる。

また、各実施例の図面に示す同一の思想の範囲内における機能が同一の構成要素は、同一の参照符号を用いて説明する。

積層チップキャパシタ
図１は本発明の一実施例による積層チップキャパシタを一部切開して図示した概略切開斜視図であり、図２は図１の積層チップキャパシタを長さ方向及び厚さ方向に切断して図示した断面図であり、図３は図１の積層チップキャパシタの寸法関係を説明するための長さ方向及び厚さ方向の概略断面図である。

図１から図３を参照すると、積層チップキャパシタ１０は、セラミック本体１２と、外部電極４０と、活性層６０と、上部及び下部カバー層５３、５５と、付加電極層８０と、を含むことができる。

セラミック本体１２は、セラミックグリーンシート上に内部電極２０を形成するために導電性ペーストを塗布し、内部電極２０が形成されたセラミックグリーンシートを積層した後、焼成することにより製造することができる。セラミック本体１２は、多数の誘電体層５２、５４と内部電極２２、２４とを繰り返して積層して形成することができる。

セラミック本体１２は六面体形状からなることができる。チップ焼成時のセラミック粉末の焼成収縮により、セラミック本体１２は完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。

本発明の実施例を明確に説明するために六面体の方向を定義すると、図１に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念で用いられることができる。

図１の実施例は、長さ方向が幅方向または厚さ方向より大きい直方体状を有する積層チップキャパシタ１０である。

誘電体層５０をなす材料としては、高容量化のために高誘電率を有するセラミック粉末を用いることができる。上記セラミック粉末としては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系粉末またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末などを用いることができ、これに制限されるものではない。

第１及び第２外部電極４２、４４は、金属粉末を含む導電性ペーストで形成されることができる。上記導電性ペーストに含まれる金属粉末としては、Ｃｕ、Ｎｉ、またはこれらの合金を用いることができ、特にこれらに制限されるものではない。

内部電極２０は第１内部電極２２及び第２内部電極２４を含むことができ、第１及び第２内部電極２２、２４はそれぞれ、第１及び第２外部電極４２、４４を介して電気的に連結されることができる。

ここで、第１内部電極２２及び第２内部電極２４は、誘電体層５４（図１参照）を挟んで対向して重なる第１及び第２電極パターン部２２２、２４２と、それぞれの第１及び第２外部電極４２、４４に引き出される第１及び第２リード部２２４、２４４と、を含むことができる。

第１及び第２電極パターン部２２２、２４２は、厚さ方向に連続して積層され、セラミック本体１２内で静電容量を形成する活性層６０を構成することができる。

積層チップキャパシタの長さ方向及び厚さ方向の断面において、活性層６０を除いた部分をマージン部と定義することができる。上記マージン部のうち厚さ方向に活性層６０の上部マージン部及び下部マージン部を特に、上部カバー層５３及び下部カバー層５５と定義することができる。

上部カバー層５３及び下部カバー層５５は、第１内部電極２２と第２内部電極２４との間に形成される誘電体層５２、５４と同様に、セラミックグリーンシートを焼結して形成することができる。

上部カバー層５３及び下部カバー層５５を含む複数の誘電体層５０は焼結された状態であり、隣接する誘電体層５０の間の境界は走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが困難であるほど一体化されることができる。

本実施例において、下部カバー層５５は上部カバー層５３より大きい厚さを有することができる。即ち、下部カバー層５５は、上部カバー層５３よりセラミックグリーンシートの積層数を増やすことにより、上部カバー層５３より大きい厚さを有することができる。

このように上部カバー層５３と下部カバー層５５が非対称構造に形成され、下部カバー層５５に電極を形成しない場合、活性層６０と下部カバー層５５が焼結収縮される際に生じる収縮率の差により、デラミネーションやクラック不良が増加する恐れがある。

従って、下部カバー層５５に内部電極層を形成することにより活性層６０と下部カバー層５５との収縮率の差を減らすと、デラミネーションやクラック不良が減少するだけでなく、アコースティックノイズの低減効果を維持することができる。

付加電極層８０は、下部カバー層５５内に配置される内部電極８２であり、誘電体層８４を挟んで異なる極性の内部電極が重なる構造ではない。従って、付加電極層８０は、セラミック本体１２の長さ方向の両端部の外部電極４２、４４または容量を形成する活性層６０の影響により発生する寄生キャパシタンスの他には、容量形成に寄与することができない。

本実施例において、付加電極層８０は、下部カバー層５５内で第１外部電極４２及び第２外部電極４４と電気的に接触せずに対向し、厚さ方向に積層されたフローティング電極層であることができる。

図３を参照すると、本実施例の積層チップキャパシタをより明確に規定することができる。

まず、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定することができる。

セラミック本体１２の全体厚さは、外部電極４０が上記セラミック本体の上面Ｓ_Ｔと下面Ｓ_Ｂに塗布されて形成される部分だけの厚さを含まない。本実施例では、セラミック本体１２の上面Ｓ_Ｔと下面Ｓ_Ｂの１／２をＡと規定する。

下部カバー層５５の厚さＢは、活性層６０の厚さ方向の最下側に形成される内部電極の下面からセラミック本体１２の下面Ｓ_Ｂまでの距離を規定するものである。また、上部カバー層５３の厚さＤは、活性層６０の厚さ方向の最上側に形成される内部電極の上面からセラミック本体１２の上面Ｓ_Ｔまでの距離を規定するものである。

ここで、活性層６０の全体厚さは、活性層６０の最上側に形成される内部電極の上面から活性層６０の最下側に形成される内部電極の下面までの距離を意味する。Ｃは、活性層６０の１／２を規定するものである。

本実施例によると、上部カバー層５３の厚さＤは、Ｄ≧４μｍの範囲を満たすことができる。Ｄが４μｍより小さい場合には、内部電極がセラミック本体１２の上面Ｓ_Ｔに露出される不良が発生する恐れがある。

また、本実施例によると、活性層６０の中心部がセラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａは、１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすことができる。

ここで、活性層６０の中心部は、活性層６０の最上側に形成される内部電極の上面から活性層６０の最下側に形成される内部電極の下面までの距離の中間地点である活性層センターラインＣＬ_Ａから上部及び下部に１μｍの範囲内であると規定することができる。

また、セラミック本体１２の中心部は、セラミック本体１２の上面Ｓ_Ｔと下面Ｓ_Ｂとの間の中間地点であるセラミック本体のセンターラインＣＬ_ｃから上部及び下部に１μｍの範囲内であると規定することができる。

積層チップキャパシタ１０の両端部に形成される第１及び第２外部電極４２、４４に異なる極性の電圧が印加されると、誘電体層５０の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１２は厚さ方向に膨脹及び収縮するようになり、第１及び第２外部電極４２、４４の長さ方向の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１２の厚さ方向の膨脹及び収縮とは反対に収縮及び膨脹するようになる。

ここで、活性層６０の中心部は、第１及び第２外部電極４２、４４の長さ方向の両端部で最大に膨脹及び収縮される部分であり、アコースティックノイズが発生する原因となる。

本実施例では、アコースティックノイズを低減するために、活性層６０の中心部がセラミック本体１２の中心部から外れる比率を規定した。

一方、本実施例では、電圧が印加されて活性層６０の中心部で発生する変形率と下部カバー層５５で発生する変形率との差により、セラミック本体１２の厚さ方向の中心部より下側のセラミック本体１２の長さ方向の両端部に変曲点が形成されることができる。

アコースティックノイズを低減するために、本実施例は、上部カバー層５３の厚さＤと下部カバー層５５の厚さＢとの比率Ｄ／Ｂは、０．０１８≦Ｄ／Ｂ≦０．３７２の範囲を満たすことができる。

また、セラミック本体１２の厚さの１／２であるＡに対する下部カバー層５５の厚さＢの比率Ｂ／Ａは、０．２１５≦Ｂ／Ａ≦１．５５３の範囲を満たすことができる。

また、下部カバー層５５の厚さＢに対する活性層６０の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１３５≦Ｃ／Ｂ≦３．８９７の範囲を満たすことができる。

一方、本発明によると、上部カバー層５３より大きい厚さの下部カバー層５５を印刷回路基板の上面と隣接するように実装するために、セラミック本体１２の上面及び底面のうち少なくとも一つには、上部及び下部を区分するためのマーキングが形成されることができる。

積層チップキャパシタの実装基板
図４は図１の積層チップキャパシタが印刷回路基板に実装された状態を概略的に図示した概略斜視図であり、図５は図４の積層チップキャパシタが印刷回路基板に実装された状態を図示した概略平面図であり、図６は図４の積層チップキャパシタが印刷回路基板に実装された状態を長さ方向及び厚さ方向に切断して図示した断面図である。

本実施例による積層チップキャパシタの実装基板１００は、積層チップ電子部品１０と、電極パッド１２２、１２４と、印刷回路基板１２０と、を含むことができる。

積層チップ電子部品１０は、上記で既に説明した積層チップキャパシタであることができ、内部電極２２、２４が印刷回路基板１２０に水平となるように積層チップキャパシタ１０が印刷回路基板１２０に実装されることができる。

また、積層チップキャパシタ１０のセラミック本体１２内の上部カバー層５３より大きい厚さの下部カバー層５５が上部カバー層５３より厚さ方向下側に配置されるように、積層チップキャパシタ１０が印刷回路基板１２０上に実装されることができる。

積層チップキャパシタ１０が印刷回路基板１２０に実装され、電圧が印加されると、アコースティックノイズが発生する。この際、電極パッド１２２、１２４のサイズにより、積層チップキャパシタ１０の第１及び第２外部電極４２、４４と電極パッド１２２、１２４とを連結する半田の量が決まり、アコースティックノイズを低減することもできる。

図７は図４の積層チップキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層チップキャパシタが変形される様子を概略的に図示した断面図である。

図７を参照すると、積層チップキャパシタ１０が印刷回路基板１２０に実装され、積層チップキャパシタ１０の両端部に形成される第１及び第２外部電極４２、４４に異なる極性の電圧が印加されると、誘電体層５０の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１２は厚さ方向に膨脹及び収縮するようになり、第１及び第２外部電極４２、４４の長さ方向の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１２の厚さ方向の膨脹及び収縮とは反対に収縮及び膨脹するようになる。

一方、本実施例では、電圧が印加されて活性層６０の中心部で発生する変形率と下部カバー層５５で発生する変形率との差により、セラミック本体１２の厚さ方向の中心部より下側のセラミック本体１２の長さ方向の両端部に変曲点（ＰＩ、ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）が形成されることができる。

また、変曲点ＰＩは、セラミック本体１２の外部面の位相が変化される地点であり、電極パッド１２２、１２４で積層チップキャパシタ１０の外部電極４２、４４に形成される半田１４２、１４４の高さ以下に形成されることができる。

ここで、活性層６０の中心部は、電圧の印加によって、セラミック本体１２の長さ方向の両端部で最大に膨脹及び収縮される部分になる。

セラミック本体１２の長さ方向の両端部の外部電極４２、４４または容量を形成する活性層６０の影響により発生する付加電極層８０の寄生キャパシタンスは、セラミック本体１２の長さ方向の両端部に変曲点が形成されるのを加速化する。

図７は積層チップキャパシタ１０の長さ方向の両端部が最大に膨脹された部分を示しており、積層チップキャパシタ１０の長さ方向の両端部が最大に膨脹されると、半田１４２、１４４の上部には膨脹によって外部に押し出される力Ｆ１が生じ、半田１４２、１４４の下部には膨脹によって外部に押し出される力によって外部電極の方に押す、収縮される力Ｆ２が生じる。

これにより、変曲点ＰＩが半田の高さ以下に形成されることができる。

図５を参照すると、第１電極パッド１２２と第２電極パッド１２４の長さ方向の両端部の間の距離をＬ１、積層チップキャパシタ１０の第１外部電極４２と第２外部電極４４の長さ方向の外部面の間の距離をＬ２と規定している。また、第１電極パッド１２２と第２電極パッド１２４の幅方向の両端部の間の距離をＷ１、積層チップキャパシタ１０の第１外部電極４２と第２外部電極４４の幅方向の外部面の間の距離をＷ２と規定している。

図８ａは、従来の積層チップキャパシタの内部電極が印刷回路基板に垂直に実装された場合と水平に実装された場合において、電極パッドのサイズに応じたアコースティックノイズの変化を図示したグラフである。

図８ａを参照すると、電極パッドのサイズ、即ち、Ｌ１／L２が１．３４及び１．１７以下に小さくなる時、積層チップキャパシタの内部電極が印刷回路基板に水平に実装された場合にアコースティックノイズが低減されることが分かる。

しかし、積層チップキャパシタの内部電極が印刷回路基板に垂直に実装された場合には、アコースティックノイズの低減が大きくないことが分かる。

即ち、電極パッドのサイズは、積層チップキャパシタの内部電極が印刷回路基板に水平に実装されるかまたは垂直に実装されるかによって、アコースティックノイズの低減において異なる傾向性を示す。

図８ｂは、本発明の実施例による内部電極が印刷回路基板に水平である状態で、下部カバー層が印刷回路基板と隣接するように積層チップキャパシタを印刷回路基板に実装した場合において、電極パッドのサイズに応じたアコースティックノイズの変化を、従来技術と対比して図示したグラフである。

図８ｂを参照すると、積層チップキャパシタの内部電極が印刷回路基板に水平に実装される場合にも、下部カバーまたは上部カバーの厚さによってアコースティックノイズのサイズが異なることが分かる。従って、アコースティックノイズをさらに減少するためには、さらに他のパラメータを要することが分かる。

本発明の実施例によると、活性層の中心部が積層チップキャパシタの中心部から外れる程度の範囲や上部カバー層と下部カバー層との間の比率、セラミック本体の厚さに対する下部カバー層が占める比率、活性層の厚さに対して下部カバー層が占める比率を調節してアコースティックノイズをさらに低減することができる。

本発明の一実施例によると、活性層６０の中心部がセラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすと、電極パッドが小さいため、半田の量が少ない場合にもアコースティックノイズが十分に低減され、電極パッドが大きい場合には、却ってアコースティックノイズがさらに低減することが分かる。

即ち、活性層６０の中心部がセラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすと、電極パッドのサイズに関らず、アコースティックノイズが著しく低減される。ここで、Ａは上記セラミック本体の全体厚さの１／２、Ｂは上記下部カバー層の厚さ、Ｃは上記活性層の全体厚さの１／２、Ｄは上記上部カバー層の厚さをそれぞれ示す。

活性層６０の中心部がセラミック本体１２の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすと、積層チップキャパシタの最大変位は活性層６０の中心で、セラミック本体１２の中心部の上部となるため、半田によって印刷回路基板１２０に伝達される変位量が減ることにより、アコースティックノイズが低減すると解釈することができる。

積層チップキャパシタの包装体
図９は本発明の一実施例による積層チップキャパシタが包装体に実装される様子を図示した概略斜視図であり、図１０は図９の包装体をリール状に巻取したことを図示した概略断面図である。

図９を参照すると、本実施例による積層チップキャパシタの包装体２００は、積層チップキャパシタ１０が収納される収納部２２４が形成された包装シート２２０を含むことができる。

包装シート２２０の収納部２２４は電子部品１０と対応する形状を有しており、収納部２２４の底面２２５を基準として内部電極が水平に配置されることができる。

積層チップキャパシタ１０は、電子部品整列装置１５０により内部電極が水平に整列された状態を維持し、移送装置１７０により包装シート２２０に移動される。従って、包装シート２２０の収納部２２４の底面２２５を基準として内部電極が水平に配置されることができる。このような方法により、包装シート２２０内の全ての積層チップキャパシタ１０が包装シート２２０内で同一の方向性を有するように配置されることができる。

収納部２２４内に収納される積層チップキャパシタ１０それぞれは、下部カバー層５５が収納部２２４の底面に向かうように配置されることができる。また、セラミック本体１２の上面には、上部及び下部を区分するためのマーキングが形成されることもできる。

上記積層チップキャパシタの包装体２００は、収納部２２４の底面を基準として上記内部電極が水平に配置された電子部品１０が収納された包装シート２２０を覆う包装膜２４０をさらに含むことができる。

図１０は、リール状に巻取された形状の積層チップキャパシタの包装体２００であり、連続的に巻取されて形成されることができる。

実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。

チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。

次に、上記セラミックグリーンシート上に、スクリーンを利用してニッケル内部電極用の導電性ペーストを塗布することにより、内部電極を形成する。

上記セラミックグリーンシートを約３７０層に積層する。この際、付加電極層が形成されるように、容量形成に寄与しない内部電極パターンを有するセラミックグリーンシートを、内部電極が形成されたセラミックグリーンシートの下部に積層する。ここで、付加電極層は１０層〜３０層を含むことができる。

この積層体を８５℃で１０００ｋｇｆ／ｃｍ^２圧力条件で等方圧縮（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）成形した。圧着が完了したセラミック積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。

その後、１２００℃で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１ａｔｍ〜１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差を長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲に定め、これを満たしたものに対してアコースティックノイズの測定を行った。

次に、外部電極、メッキなどの工程を経て、積層セラミックキャパシタに製作した。

*は比較例

表１のデータは、図３に示すように、積層チップキャパシタ１０のセラミック本体１２の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮った写真を基準として、それぞれの寸法を測定したものである。

ここで、Ａ、Ｂ、Ｃ及びＤは、上記で説明したように、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定した。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当り１個の試料（積層チップキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。そして、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の真上に設けられたマイクを用いて、アコースティックノイズを測定した。

表１において、試料１〜９は、付加電極層を有さない比較例であり、試料１０〜１５は、下部カバー層の厚さＢ及び上部カバー層の厚さＤがほとんど類似したカバー対称構造を有する比較例である。

試料１７〜２６は、図１１の付加電極層のような電極パターンを有する試料の実施例であり、試料１６、２７〜２８は、図１１の付加電極層のような電極パターンを有する試料の比較例である。

試料３０〜４０は、図１２の付加電極層のような電極パターンを有する試料の実施例であり、試料２９、４１〜４２は、図１２の付加電極層のような電極パターンを有する試料の比較例である。

本発明の実施例は、上部カバー層５３の厚さＤがＤ≧４μｍの範囲を満たすことができる。Ｄが４μｍより短いと、内部電極がセラミック本体１２の上面Ｓ_Ｔに露出するという不良が発生する可能性がある。

（Ｂ＋Ｃ）／Ａの値がほとんど１に近いと、上記活性層の中心部が上記セラミック本体の中心部から大きく外れないことを意味する。下部カバー層の厚さＢ及び上部カバー層の厚さＤがほとんど類似したカバー対称構造を有する試料１〜３の（Ｂ＋Ｃ）／Ａの値はほとんど１である。

（Ｂ＋Ｃ）／Ａの値が１より大きいと、上記活性層の中心部が上記セラミック本体の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａの値が１より小さいと、上記活性層の中心部が上記セラミック本体の中心部から下部方向に外れていることを意味する。

まず、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たしており、付加電極が形成された実施例である試料１７〜２６及び３０〜４０は、アコースティックノイズが２０ｄＢ未満に著しく低減され、デラミネーションやクラックが発生しないことが分かる。

上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．０６９未満である試料１、１０〜１６、２９は、付加電極有無に関らず、アコースティックノイズが高い傾向を示す。

また、上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たすが、付加電極が形成されていない試料２〜９は、アコースティックノイズの低減には効果的であるが、一部でデラミネーションやクラックが発生することが分かる。

上記活性層の中心部が上記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａが１．７６３を超過する試料２７、２８、４１〜４２の場合には、目標容量に対する静電容量が低くて容量不良が発生した。表１において、容量具現率(即ち、目標容量に対する静電容量の比率)が「ＮＧ」である場合とは、目標容量値を１００％とするとき、目標容量に対する静電容量の値が８０％未満であることを意味する。

上記上部カバー層の厚さＤと下部カバー層の厚さＢとの間の比率Ｄ／Ｂが０．３７２を超過する比較例は、アコースティックノイズの低減効果がない。Ｄ／Ｂが０．０１８未満の比較例は、上部カバー層の厚さＤに比べて下部カバー層の厚さＢが大きすぎて容量不良が発生する恐れもある。

上記セラミック本体の厚さＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａと上記下部カバー層の厚さＢに対する活性層の厚さＣの比率Ｃ／Ｂそれぞれが０．２１５≦Ｂ／Ａ≦１．５５３及び０．１３５≦Ｃ／Ｂ≦３．９８７の範囲を満たし、付加電極が形成される実施例である試料１７〜２６及び３０〜４０は、アコースティックノイズが著しく低減し、デラミネーションやクラックが発生しないことが分かる。

上記セラミック本体の厚さＡに対する上記下部カバー層の厚さＢの比率Ｂ／Ａが０．２１５未満である試料１、１０〜１６、２９は、付加電極層の有無に関らず、アコースティックノイズの低減効果がない。また、Ｂ／Ａが１．５５３を超過する場合には、目標容量に対する静電容量が得られない。

上記下部カバー層の厚さＢに対する活性層の厚さＣの比率Ｃ／Ｂが３．９８７を超過する試料１、１０〜１６、２９は、付加電極層の有無に関らず、アコースティックノイズの低減効果がない。Ｃ／Ｂが０．１３５未満である場合には、目標容量に対する静電容量が得られない。

付加電極層の変形例
上記付加電極層は、図１１から図１８に図示されたように様々な形状に具現されることができる。

図１１の実施例による付加電極層８０は、下部カバー層５５内で第１外部電極４２及び第２外部電極４４と電気的に接触せずに対向し、厚さ方向に積層されたフローティング電極層であることができる。

図１２の実施例による付加電極層８０は、第１アレイ電極層８３と、第１アレイ電極層８３とセラミック本体１２の長さ方向の中心部で対向して配置される第２アレイ電極層８５と、を含むことができる。

第１アレイ電極層８３は、第１外部電極４２からセラミック本体１２の長さ方向内側に延長される第１電極パターン８３２が誘電体層８３４を挟んで厚さ方向に積層されることができる。

また、第２アレイ電極層８５は、第２外部電極４４からセラミック本体１２の長さ方向内側に延長され、第１電極パターン８３２と対向する第２電極パターン８５２が誘電体層８５４を挟んで厚さ方向に積層されることができる。

図１３の実施例による付加電極層８０は、第１外部電極４２から長さ方向内側に延長されて第２外部電極４４と対向し、厚さ方向に積層されて形成されることができる。

逆に、第２外部電極４４から長さ方向内側に延長されて第１外部電極４２と対向し、厚さ方向に積層されて形成されることもできる。

図１４の実施例による付加電極層８０は、第１外部電極４２及び第２外部電極４４と対向し、厚さ方向に積層された多数のフローティング電極層９２、９４に具現されることができる。上記フローティング電極層をなして第１外部電極４２及び第２外部電極４４と対向する内部電極パターン９２２と９４２は、セラミック本体１２の長さ方向内側に対向することができる。

また、図１５の実施例による付加電極層８０は、第１アレイ電極層９６と、第２アレイ電極層９８と、フローティング電極層９７と、を含むことができる。

第１アレイ電極層９６は、第１外部電極４２から長さ方向内側に延長される第１電極パターン９６２が誘電体層９６４を挟んで厚さ方向に積層されて形成されることができる。

第２アレイ電極層９８は、第２外部電極４４から長さ方向内側に延長され、第１電極パターン９６２と対向する第２電極パターン９８２が誘電体層９８４を挟んで厚さ方向に積層されて形成されることができる。

また、フローティング電極層９７は、第１アレイ電極層９６と第２アレイ電極層９８との間に形成され、第１アレイ電極層９６及び第２アレイ電極層９８と対向する電極パターン９７２が誘電体層９７４を挟んで厚さ方向に積層されて形成されることができる。

図１６の実施例による付加電極層８０は、第１外部電極４２及び第２外部電極４４から長さ方向内側に延長されて互いに対向する第１電極パターン１７２及び第２電極パターン１７３と、第１電極パターン１７２、第２電極パターン１７３及び誘電体層１７４を挟んで配置されるフローティング電極パターン１７５と、を含むことができる。

即ち、本実施例の付加電極層８０は、第１電極パターン１７２及び第２電極パターン１７３が形成された誘電体層１７４と、フローティング電極パターン１７５が形成された誘電体層１７６とが厚さ方向に積層されて形成されることができる。

図１７の実施例による付加電極層８０は、図１６の付加電極層８０と同様に、第１電極パターン１７２及び第２電極パターン１７３が形成された誘電体層１７４と、フローティング電極パターン１７５が形成された誘電体層１７６とが厚さ方向に積層されて形成されることができる。

ここで、第１電極パターン１７２と第２電極パターン１７３が対向して形成される長さ方向のギャップＧ、Ｇ´、Ｇ´´が積層方向に増加することができる。

また、これと異なって、上記長さ方向のギャップＧ、Ｇ´、Ｇ´´が積層方向に減少することもできる。

図１８の実施例による付加電極層８０は、第１電極パターン１８２と、第２電極パターン１８４と、第３電極パターン１８６と、第４電極パターン１８８と、を含むことができる。

第１電極パターン１８２と第２電極パターン１８４はそれぞれ、上記第１外部電極と第２外部電極から長さ方向内側に延長されて互いに対向することができる。

また、第３電極パターン１８６及び第４電極パターン１８８は、第１電極パターン１８２、第２電極パターン１８４及び誘電体層１８５を挟んで配置され、それぞれ第１外部電極４２と第２外部電極４４から長さ方向内側に延長されて互いに対向することができる。

ここで、第１電極パターン１８２と第２電極パターン１８４が対向して形成される長さ方向のギャップＧと、第３電極パターン１８６と第４電極パターン１８８が対向して形成される長さ方向のギャップＧ、Ｇ´は、積層方向にオフセットされることができる。

１０ 積層チップキャパシタ
４２、４４ 第１及び第２外部電極
２０ 内部電極
５０ 誘電体層
５３ 上部カバー層
５５ 下部カバー層
８０ 付加電極層

Claims (23)

1. 内部電極及び誘電体層を含むセラミック本体と、
   前記セラミック本体の長さ方向の両端部を覆うように形成される第１及び第２外部電極と、
   前記誘電体層を挟んで前記内部電極が対向して配置され、容量が形成される活性層と、
   前記活性層の厚さ方向の上部および下部に形成された上部及び下部カバー層であって、前記下部カバー層が前記上部カバー層より大きい厚さを有する、上部及び下部カバー層と、
   前記下部カバー層内に容量形成と無関係に配置される付加電極層と、を含み、
   前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記上部カバー層の厚さＤはＤ≧４μｍの範囲を満たし、前記活性層の中心部が前記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たす、積層チップ電子部品。
2. 前記上部カバー層の厚さＤと下部カバー層の厚さＢとの間の比率Ｄ／Ｂは０．０１８≦Ｄ／Ｂ≦０．３７２の範囲を満たす、請求項１に記載の積層チップ電子部品。
3. 前記セラミック本体の厚さの１／２であるＡに対する前記下部カバー層の厚さＢの比率Ｂ／Ａは０．２１５≦Ｂ／Ａ≦１．５５３の範囲を満たす、請求項１に記載の積層チップ電子部品。
4. 前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２であるＣの比率Ｃ／Ｂは０．１３５≦Ｃ／Ｂ≦３．８９７の範囲を満たす、請求項１に記載の積層チップ電子部品。
5. 前記セラミックキャパシタの上面及び底面のうち少なくとも一つには、上部及び下部を区分するためのマーキングが形成される、請求項１に記載の積層チップ電子部品。
6. 前記付加電極層は、
   前記第１外部電極から長さ方向内側に延長される第１電極パターンが誘電体層を挟んで厚さ方向に積層された第１アレイ電極層と、
   前記第２外部電極から長さ方向内側に延長され、前記第１電極パターンと対向する第２電極パターンが誘電体層を挟んで厚さ方向に積層された第２アレイ電極層と、を含む、請求項１に記載の積層チップ電子部品。
7. 前記付加電極層は、
   前記第１外部電極及び第２外部電極と対向し、厚さ方向に積層されたフローティング電極層を含む、請求項１に記載の積層チップ電子部品。
8. 前記付加電極層は、前記第１外部電極または第２外部電極から長さ方向内側に延長され、異なる極性の前記第２外部電極または第１外部電極と対向して厚さ方向に積層される、請求項１に記載の積層チップ電子部品。
9. 前記付加電極層は、前記第１外部電極及び第２外部電極と対向して厚さ方向に積層された多数のフローティング電極層であり、前記多数のフローティング電極層は長さ方向内側に対向する、請求項１に記載の積層チップ電子部品。
10. 前記付加電極層は、
    前記第１外部電極から長さ方向内側に延長される第１電極パターンが誘電体層を挟んで厚さ方向に積層された第１アレイ電極層と、
    前記第２外部電極から長さ方向内側に延長され、前記第１電極パターンと対向する第２電極パターンが誘電体層を挟んで厚さ方向に積層された第２アレイ電極層と、
    前記第１アレイ電極層と第２アレイ電極層との間に形成され、前記第１アレイ電極層及び第２アレイ電極層と対向するフローティング電極層と、を含む、請求項１に記載の積層チップ電子部品。
11. 前記付加電極層は、
    前記第１外部電極及び第２外部電極から長さ方向内側に延長されて互いに対向する第１電極パターン及び第２電極パターンと、
    前記第１電極パターン、第２電極パターン及び誘電体層を挟んで配置されるフローティング電極パターンと、を含む、請求項１に記載の積層チップ電子部品。
12. 前記第１電極パターンと第２電極パターンが対向して形成される長さ方向のギャップが、積層方向に減少または増加する方向性を有する、請求項１１に記載の積層チップ電子部品。
13. 前記付加電極層は、
    前記第１外部電極及び第２外部電極から長さ方向内側に延長されて互いに対向する第１電極パターン及び第２電極パターンと、
    前記第１電極パターン、第２電極パターン及び誘電体層を挟んで配置され、前記第１外部電極及び第２外部電極から長さ方向内側に延長されて互いに対向する第３電極パターン及び第４電極パターンと、を含み、
    前記第１電極パターンと第２電極パターンが対向して形成される長さ方向のギャップと、第３電極パターンと第４電極パターンが対向して形成される長さ方向のギャップは、積層方向にオフセットされる、請求項１に記載の積層チップ電子部品。
14. 六面体形状のセラミック本体の長さ方向の両端部に形成される外部電極と、
    前記セラミック本体内に形成され、容量を形成するように誘電体層を挟んで対向して配置される多数の内部電極からなる活性層と、
    前記活性層の最上側の内部電極の上部に形成される上部カバー層と、
    前記活性層の最下側の内部電極の下部に形成され、前記上部カバー層の厚さより大きい厚さを有する下部カバー層と、
    前記下部カバー層内に容量形成と無関係に配置される付加電極層と、を含み、
    前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定したときに、前記活性層の中心部が前記セラミック本体の中心部から外れる比率（Ｂ＋Ｃ）／Ａは１．０６９≦（Ｂ＋Ｃ）／Ａ≦１．７６３の範囲を満たす積層チップ電子部品。
15. 電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の厚さ方向の中心部より下側の前記セラミック本体の長さ方向の両端部に変曲点が形成される、請求項１４に記載の積層チップ電子部品。
16. 請求項１または１４に記載の積層チップ電子部品と、
    前記外部電極と半田によって連結される電極パッドと、
    前記電極パッドが形成されており、前記内部電極が水平となるように、また前記下部カバー層が前記上部カバー層より厚さ方向下側に配置されるように、前記積層チップ電子部品が前記電極パッドに実装される印刷回路基板と、を含む積層チップ電子部品の実装基板。
17. 電圧が印加されて前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の長さ方向の両端部に形成される変曲点が前記半田の高さ以下に形成される、請求項１６に記載の積層チップ電子部品の実装基板。
18. 請求項１または１４に記載の積層チップ電子部品と、
    前記積層チップ電子部品が収納される収納部が形成された包装シートと、を含み、
    前記収納部の底面を基準として前記内部電極が水平に配置されて整列される、積層チップ電子部品の包装体。
19. 前記包装シートに結合され、前記積層チップ電子部品を覆う包装膜をさらに含む、請求項１８に記載の積層チップ電子部品の包装体。
20. 前記積層チップ電子部品が収納された包装シートは、リール状に巻取されて形成される、請求項１８に記載の積層チップ電子部品の包装体。
21. 前記収納部内に収納される前記積層チップ電子部品それぞれは、前記下部カバー層が前記収納部の底面に向かうように配置される、請求項１８に記載の積層チップ電子部品の包装体。
22. 前記セラミック本体の上面には、上部及び下部を区分するためのマーキングが形成される、請求項２１に記載の積層チップ電子部品の包装体。
23. 前記収納部内に収納される前記積層チップ電子部品それぞれは、前記上部カバー層及び前記下部カバー層のうち何れか一つが前記収納部の底面に向かうように方向性を有し、前記上部カバー層及び前記下部カバー層のうち何れか一つが収納部の底面に向かう方向性を外部から認識するために、前記セラミック本体にマーキングが形成される、請求項１８に記載の積層チップ電子部品の包装体。

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