KR102319605B1 - 복합 전자부품 - Google Patents

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KR102319605B1
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Abstract

본 발명은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩이 결합된 복합체를 포함하며, 상기 세라믹 칩의 두께(T2) 대비 상기 적층 세라믹 커패시터의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족하는 복합 전자부품에 관한 것이다.

Description

복합 전자부품 {Composite electronic component}
본 발명은 복합 전자 부품에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 회로 기판으로 전달되어 상기 회로 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기의 어쿠스틱 노이즈(acoustic noise)는 최근 전자기기가 슬림화 및 소형화됨에 따라 인쇄회로기판과 더불어 높은 전압 및 그 전압의 변화가 큰 환경에서 사용됨에 따라 사용자가 충분히 인지할 수 있는 수준으로 나타나게 된다.
따라서, 어쿠스틱 노이즈(acoustic noise)가 저감된 신규의 제품에 대한 수요가 계속 발생하는 실정이다.
한편, 어쿠스틱 노이즈(acoustic noise) 저감을 위하여 적층 세라믹 커패시터의 하면에 기판을 사용하는 복합 전자부품에 대한 연구가 있었다.
그러나, 적층 세라믹 커패시터의 크기, 액티브부의 폭, 실장 방식 및 하부에 배치되는 세라믹 칩의 크기에 따른 어쿠스틱 노이즈 제거 정도에 대하여 구체적인 연구는 미비한 실정이다. 이에, 적층 세라믹 커패시터의 크기, 액티브부의 폭, 실장 방식 및 하부에 배치되는 세라믹 칩의 크기와 어쿠스틱 노이즈의 영향 정도에 따른 임계점을 찾는 연구가 필요한 실정이다.
일본특허등록공보 5012658호
본 명세서는 어쿠스틱 노이즈(acoustic noise)를 저감할 수 있는 복합 전자 부품을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩이 결합된 복합체를 포함하며, 상기 세라믹 칩의 두께(T2) 대비 상기 적층 세라믹 커패시터의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족하는 복합 전자부품을 제공한다.
본 발명의 다른 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩이 결합된 복합체를 포함하며,상기 제2 세라믹 바디의 폭(W2) 대비 상기 적층 세라믹 커패시터의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족하는 복합 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 압전성에 따른 응력이나 진동이 세라믹 칩에 의해 완화되어 회로 기판에서 발생하는 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
특히, 적층 세라믹 커패시터의 사이즈와 세라믹 칩의 사이즈의 비율을 최적화함으로써, 어쿠스틱 노이즈 저감 효과를 극대화할 수 있으며, 동시에 실장 불량율을 개선할 수 있다.
구체적으로, 세라믹 칩의 두께 대비 적층 세라믹 커패시터의 두께의 비율과 상기 세라믹 칩의 세라믹 바디의 폭 대비 상기 적층 세라믹 커패시터의 액티브부의 폭의 비율 및 상기 세라믹 칩의 세라믹 바디의 폭 대비 상기 적층 세라믹 커패시터의 두께의 비율을 조절함으로써, 어쿠스틱 노이즈 저감 효과를 극대화할 수 있으며, 동시에 실장 불량율을 개선할 수 있다.
또한, 적층 세라믹 커패시터의 내부전극은 실장면에 수직 방향으로 적층되고, 압전 변위량이 작은 길이-폭 방향의 면이 세라믹 칩과 접합하여, 적층 세라믹 커패시터에서 발생하는 응력 및 진동이 세라믹 칩에 전달되는 것을 최소화함으로써, 어쿠스틱 노이즈가 저감될 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 1의 복합 전자 부품을 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 제1 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 커패시터의 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
한편, 본 발명의 일 실시형태에서, 복합 전자부품은 서로 대향하는 상면 및 하면과 상기 상하면을 연결하는 길이 방향 제1 측면, 제2 측면, 폭 방향 제3 측면 및 제4 측면을 가질 수 있다. 상기 복합 전자부품의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
또한, 상기 복합 전자부품의 길이 방향 제1 측면, 제2 측면, 폭 방향 제3 측면 및 제4 측면은 후술하는 바와 같이, 적층 세라믹 커패시터 및 세라믹 칩의 길이 방향 제1 측면, 제2 측면, 폭 방향 제3 측면 및 제4 측면과 동일한 방향의 면으로 정의하도록 한다.
한편, 상기 복합 전자부품은 적층 세라믹 커패시터와 세라믹 칩이 결합된 형태로서, 적층 세라믹 커패시터 하부에 세라믹 칩이 결합되어 있는 경우 상기 복합 전자부품의 상면은 상기 적층 세라믹 커패시터의 상면으로 정의되며, 상기 복합 전자부품의 하면은 상기 세라믹 칩의 하면으로 정의될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시형태에 따른 복합 전자부품은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극(121, 122)이 적층된 제1 세라믹 바디(110)와 상기 제1 세라믹 바디(110)의 양 단부에 배치된 제1 및 제2 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터(100)와 상기 적층 세라믹 커패시터(100)의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디(210)와 상기 제2 세라믹 바디(210)의 양 단부에 배치되되 상기 제1 및 제2 외부전극(131, 132)과 접속된 제1 및 제2 단자 전극(211, 212)을 포함하는 세라믹 칩(200)이 결합된 복합체(300)를 포함한다.
상기 세라믹은 알루미나(Al2O3)를 포함할 수 있다.
일반적으로, 적층 세라믹 커패시터의 진동이 인쇄회로기판에 전달되는 것을 최소화하기 위하여 적층 세라믹 커패시터와 기판 사이에 중간 매개체를 삽입하는 시도가 있었다.
그러나, 상기 중간 매개체는 일반적으로 기판 제작에 사용되는 수지로서, 탄성을 가지는 재료로 제작되기 때문에 적층 세라믹 커패시터의 진동을 중간 매개체가 갖는 탄성으로 흡수하는 작용을 한다.
반면, 본 발명의 제1 실시형태에 따르면, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)는 탄성 변형을 하지 않는 단단한 재질의 알루미나(Al2O3)를 포함하는 세라믹만으로 제작되기 때문에 인쇄회로기판과 적층 세라믹 커패시터(100)를 상기 세라믹 칩(200)으로 이격시키며, 이로 인하여 적층 세라믹 커패시터(100)로부터 발생한 진동 자체의 전달을 차단할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족한다.
종래 어쿠스틱 노이즈(acoustic noise) 저감을 위하여 적층 세라믹 커패시터의 하면에 기판을 사용하는 복합 전자부품에 대한 연구가 있었다.
그러나, 적층 세라믹 커패시터의 크기, 액티브부의 폭, 실장 방식 및 하부에 배치되는 세라믹 칩의 크기에 따른 어쿠스틱 노이즈 제거 정도에 대하여 구체적인 연구는 미비한 실정이다. 이에, 적층 세라믹 커패시터의 크기, 액티브부의 폭, 실장 방식 및 하부에 배치되는 세라믹 칩의 크기와 어쿠스틱 노이즈의 영향 정도에 따른 임계점을 찾는 연구가 필요하며, 본 발명의 일 실시형태에 따르면 이러한 임계점에 관한 수치를 제공하고 있다.
구체적으로, 본 발명의 제1 실시형태에서는, 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족하도록 조절함으로써, 어쿠스틱 노이즈가 현저히 감소할 수 있다.
일반적으로, 세라믹 칩의 두께가 두꺼울수록 어쿠스틱 노이즈가 감소하는 경향이 있으나, 세라믹 칩의 상부에 배치되는 적층 세라믹 커패시터의 두께에 따라 어쿠스틱 노이즈의 감소 효과가 최대가 되는 세라믹 칩의 두께가 있음이 연구를 통해 확인되었다.
본 발명의 제1 실시형태에 따르면, 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족하도록 조절함으로써, 적층 세라믹 커패시터(100)에서 발생된 어쿠스틱 노이즈의 영향을 최소화할 수 있으며, 동시에 실장 불량율을 개선할 수 있다.
상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 1.6 미만일 경우에는, 어쿠스틱 노이즈 저감 효과는 있으나, 복합체(300)의 형상이 폭 방향보다 두께 방향으로 사이즈가 크기 때문에, 실장시 쓰러짐에 의한 불량 발생 확률이 높다.
한편, 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 3.5를 초과하는 경우에는 어쿠스틱 노이즈 저감 효과가 미비한 문제가 있다.
한편, 본 발명의 제1 실시형태에 따르면, 상기 제1 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극(121, 122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(C1, C2)를 포함하고, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 1.2 미만을 만족할 수 있다.
보다 바람직하게는, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 0.8 이상 1.0 이하를 만족할 수 있다.
상기 액티브부(A)의 폭(A1)은 상기 복수의 내부전극(121, 122) 중 양측 최외곽에 배치된 내부 전극(121, 122) 사이의 거리를 의미할 수 있다.
상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족하며, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 1.2 미만, 특히 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 0.8 이상 1.0 이하를 만족함으로써, 적층 세라믹 커패시터(100)에서 발생된 어쿠스틱 노이즈의 영향을 최소화할 수 있으며, 동시에 실장 불량율을 개선할 수 있다.
상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 0.8 미만일 경우에는, 적층 세라믹 커패시터와 세라믹 칩의 접합 면적이 감소하므로, 고착 강도가 저하될 수 있다.
한편, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 1.0을 초과하는 경우에는 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2)이 좁아져서, 어쿠스틱 노이즈 저감 효과는 있으나, 실장 불량율이 증가할 수 있다.
따라서, 어쿠스틱 노이즈 저감 효과와 실장 불량율 저감을 위해서 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 1.0을 초과하지 않는 것이 바람직하다.
본 발명의 제1 실시형태에서는 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족할 수 있다.
상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족함으로써, 어쿠스틱 노이즈 저감 효과가 우수하며, 실장 불량율을 개선할 수 있다.
상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 미만일 경우에는, 적층 세라믹 커패시터와 세라믹 칩의 접합 면적이 감소하므로, 고착 강도가 저하될 수 있다.
한편, 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 1.2를 초과하는 경우에는 상기 적층 세라믹 커패시터(100)의 두께가 커지거나, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2)이 좁아져서, 어쿠스틱 노이즈 저감 효과는 있으나, 실장 불량율이 증가할 수 있다.
따라서, 어쿠스틱 노이즈 저감 효과와 실장 불량율 저감을 위해서 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 1.2를 초과하지 않는 것이 바람직하다.
이하에서는 상기 복합체(300)를 구성하는 적층 세라믹 커패시터(100)와 세라믹 칩(200)에 대하여 구체적으로 설명하도록 한다.
도 2 및 도 3을 참조하면, 상기 적층 세라믹 커패시터(100)를 구성하는 상기 제1 세라믹 바디(110)는 복수의 유전체층(111)이 적층됨으로써 형성되며, 상기 제1 세라믹 바디(110)의 내에는 복수의 내부 전극들(121, 122: 순차적으로 제1 및 제2 내부 전극)이 유전체층(111)을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 제1 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
즉, 상기 제1 세라믹 바디(110)를 구성하는 유전체층(111)은 강유전체 재료를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 본 발명의 제1 실시형태에 따르면, 상기 내부전극은 상기 복합체(300)의 길이 방향 제1 측면으로 노출된 제1 내부전극(121)과 길이 방향 제2 측면으로 노출된 제2 내부전극(122)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 제1 및 제2 내부 전극(121, 122)을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 제1 세라믹 바디(110)를 형성할 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C1, C2)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부(C1, C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 및 하부 커버부(C1, C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 및 하부 커버부(C1, C2)는 각각 20 μm 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 복수의 제1 및 제2 내부 전극(121, 122)은 상기 제1 세라믹 바디(110)의 상면 및 하면에 수직으로 배치될 수 있다.
한편, 상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 외부 전극(131, 132) 상에는 니켈/주석(Ni/Sn) 도금층이 더 배치될 수 있다.
본 발명의 일 실시형태에서는 상기와 같이 적층 세라믹 커패시터(100)의 사이즈가 소형화됨에 따라, 세라믹 칩(200)의 사이즈 역시 줄어들게 되나, 세라믹 칩의 두께 대비 적층 세라믹 커패시터의 두께의 비율과 상기 세라믹 칩의 세라믹 바디의 폭 대비 상기 적층 세라믹 커패시터의 액티브부의 폭의 비율 및 상기 세라믹 칩의 세라믹 바디의 폭 대비 상기 적층 세라믹 커패시터의 두께의 비율을 조절함으로써, 어쿠스틱 노이즈 저감 효과를 극대화할 수 있으며, 동시에 실장 불량율을 개선할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 적층 세라믹 커패시터(100)의 하부에 세라믹 칩(200)이 결합하여 배치된다.
상기 세라믹 칩(200)은 벌크(Bulk) 형태의 세라믹으로 제작된 제2 세라믹 바디(210)의 양 단부에 상기 제1 및 제2 외부전극(131, 132)과 접속된 제1 및 제2 단자 전극(231, 232)이 배치된 형상을 갖는다.
일반적으로, 적층 세라믹 커패시터의 진동이 인쇄회로기판에 전달되는 것을 최소화하기 위하여 적층 세라믹 커패시터와 기판 사이에 중간 매개체를 삽입하는 시도가 있었다.
그러나, 상기 중간 매개체는 일반적으로 기판 제작에 사용되는 수지로서, 탄성을 가지는 재료로 제작되기 때문에 적층 세라믹 커패시터의 진동을 중간 매개체가 갖는 탄성으로 흡수하는 작용을 한다.
반면, 본 발명의 제1 실시형태에 따르면, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)는 탄성 변형을 하지 않는 단단한 재질의 세라믹만으로 제작되기 때문에 인쇄회로기판과 적층 세라믹 커패시터(100)를 상기 세라믹 칩(200)으로 이격시키며, 이로 인하여 적층 세라믹 커패시터(100)로부터 발생한 진동 자체의 전달을 차단할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 세라믹은 알루미나(Al2O3)를 포함할 수 있다.
상기 알루미나(Al2O3)는 압전 특성이 없으므로, 상기 적층 세라믹 커패시터(100)로부터 발생한 진동 자체의 전달을 억제할 수 있으며, 이로 인하여 상기 알루미나(Al2O3)를 포함하는 세라믹 칩(200)이 상기 적층 세라믹 커패시터(100)의 하부에 배치되어 어쿠스틱 노이즈를 저감할 수 있다.
상기 제1 및 제2 단자 전극(231, 232)은 특별히 제한되는 것은 아니나, 예를 들어 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중층 구조를 가질 수 있다.
본 발명의 제1 실시형태에 따르면, 상기와 같이 제1 및 제2 단자 전극(231, 232)은 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중층 구조를 가지므로, 외부에서 기계적 응력이 가해졌을 경우, 세라믹 칩(200)과 세라믹 칩(200)의 단자 전극(231, 232)으로 이용된 도전성 수지층에 의해 적층 세라믹 커패시터(100)로의 응력 전달을 억제함으로써, 적층 세라믹 커패시터의 크랙에 의한 손상을 방지할 수 있다.
상기 제1 및 제2 도전성 수지층은 도전성 금속과 열경화성 수지를 포함할 수 있으며, 이에 제한되는 것은 아니나 예를 들어 은(Ag)과 에폭시 수지를 포함할 수 있다.
본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터는 상기 복수의 제1 및 제2 내부 전극(121, 122)이 상기 제1 세라믹 바디(110)의 상면 및 하면에 수직으로 배치될 수 있다.
즉, 상기 제1 및 제2 내부 전극(121, 122)은 상기 복합체(300)를 인쇄회로기판에 실장시 실장면에 대하여 수직으로 적층될 수 있다.
일반적으로 적층 세라믹 커패시터에 전압이 인가된 경우 유전체 층의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디는 길이, 폭 및 두께 방향으로 팽창과 수축을 반복하게 된다.
즉, 세라믹 바디의 길이-폭 면(LW 면)과 폭-두께 면(WT 면) 및 길이-두께 면(LT 면)의 변위량을 LDV(Laser Doppler Vibrometer)에 의해 실측할 경우 LW 면 〉WT 면 〉LT 면의 순서로 변위량이 나타난다.
WT 면 대비 LT 면의 변위량은 약 42% 수준으로 WT 면의 변위량보다 적게 나타난다. 이는 LT 면과 WT 면에 동일한 크기의 응력이 발생하게 되나, 특히 LT 면은 WT 면보다 상대적으로 넓은 면적을 가지게 되므로 넓은 면적에 걸쳐 유사 크기의 응력이 분포하게 되어 상대적으로 작은 변형이 발생하는 것으로 추측할 수 있다.
이를 통해, 일반 적층 세라믹 커패시터에서는 LT 면에서의 변위량이 가장 적음을 알 수 있다.
즉, 본 발명의 제1 실시형태에 따르면 상기 제1 및 제2 내부 전극(121, 122)을 상기 제1 세라믹 바디(110)의 상면 및 하면에 수직으로 적층함으로써, 상기 복합체(300)를 인쇄회로기판에 실장시 상기 제1 및 제2 내부 전극(121, 122)이 실장면에 대하여 수직으로 배치되어 세라믹 칩(200)과 접촉되는 면의 진동량을 최소화시킬 수 있다.
도 4는 도 1의 복합 전자 부품을 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
상기 복합체(300)는 상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)이 결합되어 형성될 수 있으며, 상기 복합체(300)의 형성 방법은 특별히 제한되지 않는다.
상기 복합체(300)의 형성은 별도로 제작된 상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)을 솔더 또는 도전성 접착제(213) 등으로 결합시킬 수 있다.
상기 도전성 접착제(213)는 전도성 금속과 에폭시 수지를 포함하는 페이스트 형태일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 4를 참조하면, 상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)을 솔더 또는 도전성 접착제(213) 등으로 결합시킬 경우, 상기 솔더 또는 도전성 접착제(213)는 상기 제1 단자전극(231)과 제2 단자전극(232)의 상면에 도포되어 상기 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 접합 될 수 있다.
상기 솔더 또는 도전성 접착제(213)는 상기 제1 단자전극(231)과 제2 단자전극(232)의 상면에 도포되어 상기 적층 세라믹 커패시터(100)의 하면에서 상기 세라믹 칩(200)과 고정이 되며, 이로 인하여 상기 제1 세라믹 바디(110)의 길이-폭 면(LW 면)의 진동만이 상기 세라믹 칩(200)에 전달되도록 한다.
이로 인하여, 적층 세라믹 커패시터에서 발생하는 응력 및 진동이 세라믹 칩에 전달되는 것을 최소화함으로써, 어쿠스틱 노이즈가 저감될 수 있다.
본 발명의 제2 실시형태에 따른 복합 전자부품은, 복수의 유전체층(111)과 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 내부전극(121, 122)이 적층된 제1 세라믹 바디(110)와 상기 제1 세라믹 바디(110)의 양 단부에 배치된 제1 및 제2 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터(100) 및 상기 적층 세라믹 커패시터(100)의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디(210)와 상기 제2 세라믹 바디(210)의 양 단부에 배치되되, 상기 제1 및 제2 외부전극(131, 132)과 접속된 제1 및 제2 단자 전극(231, 232)을 포함하는 세라믹 칩(200)이 결합된 복합체(300)를 포함하며,상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족한다.
상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족함으로써, 어쿠스틱 노이즈 저감 효과가 우수하며, 실장 불량율을 개선할 수 있다.
상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 미만일 경우에는, 적층 세라믹 커패시터와 세라믹 칩의 접합 면적이 감소하므로, 고착 강도가 저하될 수 있다.
한편, 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 1.2를 초과하는 경우에는 상기 적층 세라믹 커패시터(100)의 두께가 커지거나, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2)이 좁아져서, 어쿠스틱 노이즈 저감 효과는 있으나, 실장 불량율이 증가할 수 있다.
따라서, 어쿠스틱 노이즈 저감 효과와 실장 불량율 저감을 위해서 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 1.2를 초과하지 않는 것이 바람직하다.
그 외, 본 발명의 제2 실시형태에 따른 복합 전자부품의 특징 중 상술한 본 발명의 제1 실시형태에 따른 복합 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위하여 여기서는 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실험예
본 발명의 실시예와 비교예에 따른 복합 전자부품은 하기와 같이 제작되었다.
본 발명의 실시예 및 비교예는 적층 세라믹 커패시터의 하부에 세라믹 칩을 배치하되, 적층 세라믹 커패시터의 내부전극의 실장 형태에 따라 제작하였으며, 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2), 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2) 및 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)에 따른 어쿠스틱 노이즈 값과 실장 불량율을 비교하였다.
구체적으로, 하기 [표 1]은 내부전극이 기판의 실장면에 수직하도록 적층한 경우로서, 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2) 및 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)에 따른 어쿠스틱 노이즈 값과 실장 불량율을 비교한 것이다.
T1/T2 A1/W2 어쿠스틱 노이즈 (dBA) 실장 불량율
(PPM)
*1 1.6 1.20 24 600
*2 2.0 1.20 25 200
*3 3.5 1.20 26 200
*4 5.0 1.20 33 100
*5 6.0 1.20 37 100
6 1.6 1.0 25 0
7 2.0 1.0 26 0
8 3.5 1.0 26 0
*9 5.0 1.0 32 0
*10 6.0 1.0 34 0
11 1.6 0.8 25 0
12 2.0 0.8 26 0
13 3.5 0.8 27 0
*14 5.0 0.8 34 0
*15 6.0 0.8 35 0
* : 비교예
상기 표 1을 참조하면, 비교예인 샘플 1 내지 5는 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 1.2인 경우로서, 본 발명의 수치범위를 벗어나서 높기 때문에, 실장 불량율이 높음을 알 수 있다.
반면, 상기 본 발명의 실시예인 샘플 6 내지 8 및 11 내지 13의 경우에는 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2) 및 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 폭(W2) 대비 상기 액티브부(A)의 폭(A1)의 비율 (A1/W2)이 본 발명의 수치범위를 만족하는 경우로서, 어쿠스틱 노이즈 값이 낮으며, 동시에 실장시 불량도 없음을 알 수 있다.
한편, 본 발명의 비교예인 샘플 4, 5, 9, 10, 14 및 15의 경우에는 상기 세라믹 칩(200)의 두께(T2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/T2)이 3.5를 초과하는 경우로서, 어쿠스틱 노이즈가 30 dB을 초과하는 문제가 있음을 알 수 있다.
하기 [표 2]는 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)에 따른 어쿠스틱 노이즈 값과 실장 불량율을 비교하였다.
T1/W2 어쿠스틱 노이즈 (dBA) 실장 불량율
(PPM)
*1 0.7 30 0
2 0.8 28 0
3 1.0 25 0
4 1.2 25 0
*5 1.35 24 200
*6 1.50 23 300
* : 비교예
상기 표 2를 참조하면, 비교예인 샘플 1은 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 0.8 미만인 경우로서, 어쿠스틱 노이즈 값이 높음을 알 수 있다.
반면, 상기 본 발명의 실시예인 샘플 2 내지 4의 경우는 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 본 발명의 수치범위를 만족하는 경우로서, 어쿠스틱 노이즈 값이 낮으며, 동시에 실장시 불량도 없음을 알 수 있다.
한편, 본 발명의 비교예인 샘플 5와 6의 경우는 상기 제2 세라믹 바디(210)의 폭(W2) 대비 상기 적층 세라믹 커패시터(100)의 두께(T1)의 비율 (T1/W2)이 1.2를 초과하는 경우로서, 어쿠스틱 노이즈 저감 효과는 있으나, 실장 불량율이 증가함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터
200 ; 세라믹 칩
110 ; 제1 세라믹 바디 210 ; 제2 세라믹 바디
300 ; 복합체 111 ; 유전체층
121, 122 ; 제1 및 제2 내부전극
131, 132 ; 제1 및 제2 외부전극
231, 232 ; 제1 및 제2 단자전극
213 ; 솔더 또는 도전성 접착제

Claims (13)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩;이 결합된 복합체를 포함하며,
    상기 세라믹 칩의 두께(T2) 대비 상기 적층 세라믹 커패시터의 두께(T1)의 비율 (T1/T2)이 1.6 ≤ T1/T2 ≤ 3.5 를 만족하며,
    상기 제1 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 제2 세라믹 바디의 폭(W2) 대비 상기 액티브부의 폭(A1)의 비율 (A1/W2)이 1.2 미만을 만족하는 복합 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 세라믹 바디의 폭(W2) 대비 상기 액티브부의 폭(A1)의 비율 (A1/W2)이 0.8 이상 1.0 이하를 만족하는 복합 전자부품.
  4. 제1항에 있어서,
    상기 액티브부의 폭(A1)은 상기 복수의 내부전극 중 양측 최외곽에 배치된 내부 전극 사이의 거리인 복합 전자부품.
  5. 제1항에 있어서,
    상기 제2 세라믹 바디의 폭(W2) 대비 상기 적층 세라믹 커패시터의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족하는 복합 전자부품.
  6. 제1항에 있어서,
    상기 제1 세라믹 바디 내의 내부전극은 상기 복합체의 실장면에 대하여 수직으로 적층된 복합 전자부품.
  7. 제1항에 있어서,
    상기 적층 세라믹 커패시터와 상기 세라믹 칩은 상기 제1 단자전극과 제2 단자전극의 상면에 도포된 솔더 또는 도전성 접착제에 의해 결합된 복합 전자부품.
  8. 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 하부에 배치되며, 세라믹을 포함하는 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩;이 결합된 복합체를 포함하며,
    상기 제2 세라믹 바디의 폭(W2) 대비 상기 적층 세라믹 커패시터의 두께(T1)의 비율 (T1/W2)이 0.8 이상 1.2 이하를 만족하며,
    상기 제1 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 제2 세라믹 바디의 폭(W2) 대비 상기 액티브부의 폭(A1)의 비율 (A1/W2)이 1.2 미만을 만족하는 복합 전자부품.
  9. 삭제
  10. 제8항에 있어서,
    상기 제2 세라믹 바디의 폭(W2) 대비 상기 액티브부의 폭(A1)의 비율 (A1/W2)이 0.8 이상 1.0 이하를 만족하는 복합 전자부품.
  11. 제8항에 있어서,
    상기 액티브부의 폭(A1)은 상기 복수의 내부전극 중 양측 최외곽에 배치된 내부 전극 사이의 거리인 복합 전자부품.
  12. 제8항에 있어서,
    상기 제1 세라믹 바디 내의 내부전극은 상기 복합체의 실장면에 대하여 수직으로 적층된 복합 전자부품.
  13. 제8항에 있어서,
    상기 적층 세라믹 커패시터와 상기 세라믹 칩은 상기 제1 단자전극과 제2 단자전극의 상면에 도포된 솔더 또는 도전성 접착제에 의해 결합된 복합 전자부품.
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