KR102584975B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 길이 방향의 양면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 가지는 액티브영역과 상기 액티브영역의 상하 측에 각각 배치되는 상하부 커버영역을 가지며, 상기 하부 커버영역의 두께가 상기 상부 커버영역의 두께 보다 두껍게 형성되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양단에 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디의 하면의 면적이 상기 커패시터 바디의 상면의 면적에 비해 작게 형성되는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYER CAPACITOR AND BOARD HAVING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등의 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층형 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층되는 구조를 가질 수 있다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층형 커패시터의 외부 전극을 통해 상기 적층형 커패시터가 실장된 기판으로 전달되어 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
이때, 상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층형 커패시터에서서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층형 커패시터에서 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 연구가 필요한 실정이다.
일본공개특허공보 평6-215978 일본공개특허공보 1996-0130160
본 발명의 목적은, 어쿠스틱 노이즈 감소효과를 더 향상시킬 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 길이 방향의 양면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 가지는 액티브영역과 상기 액티브영역의 상하 측에 각각 배치되는 상부 커버영역 및 하부 커버영역을 가지며, 상기 하부 커버영역의 두께가 상기 상부 커버영역의 두께 보다 두껍게 형성되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양단에 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디의 하면의 면적이 상기 커패시터 바디의 상면의 면적에 비해 작게 형성되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 하면의 길이 및 폭이 상기 커패시터 바디의 상면의 길이 및 폭에 비해 각각 짧게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 하면의 길이를 L1으로, 상기 커패시터 바디의 상면의 길이를 L0로 정의할 때, 0.93≤L1/L0≤0.95를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 하면의 폭을 W1으로, 상기 커패시터 바디의 상면의 폭을 W0로 정의할 때, 0.93≤W1/W0≤0.97를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버영역의 두께는 250 내지 400㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 상부 커버영역의 두께는 30 내지 100㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버영역의 두께 대비 상기 상부 커버영역의 두께는 0.066 내지 0.400일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 실장 면에 대해 수평인 방향으로 적층되거나 또는 수직인 방향으로 적층될 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판에 상기 제1 및 제2 전극 패드에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터에 발생되는 진동을 줄여 이 진동에 의해 기판에서 발생되는 어쿠스틱 노이즈를 더 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I’선 단면도이다.
도 3은 도 1의 II-II’선 단면도이다.
도 4(a) 및 (b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 커패시터 바디의 길이-두께 단면을 도시한 단면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 커패시터 바디의 폭-두께 단면을 도시한 단면도이다.
도 7은 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향의 하면과 상면을 각각 제1 및 제2 면(1, 2)으로, X 방향의 양 면을 각각 제3 및 제4 면(3, 4)으로, Y 방향의 양 면을 각각 제5 및 제6 면(5, 6)으로 설정하여 설명하기로 한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
커패시터 바디(110)는 액티브영역과, 상기 액티브영역의 상측에 배치되는 상부 커버영역(112)과, 상기 액티브영역의 하측에 배치되는 하부 커버영역(113)을 포함한다.
이때, 하부 커버영역(113)의 두께는 상부 커버영역(112)의 두께 보다 두껍게 형성된다
상부 커버영역(112) 및 하부 커버영역(113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 커버영역(112) 및 하부 커버영역(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 Z방향으로 액티브영역의 상면 및 하면에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의해 액티브영역의 제1 및 제2 내부 전극(121, 122)이 손상되는 것을 방지하는 역할을 할 수 있다.
또한, 커패시터 바디(110)의 하면인 제1 면(1)의 면적은 커패시터 바디(110)의 상면인 제2 면(2)의 면적에 작게 형성될 수 있다.
이를 위해, 커패시터 바디(110)의 제1 면(1)의 길이 및 폭은 커패시터 바디(110)의 제2 면(2)의 길이 및 폭에 비해 각각 짧게 형성될 수 있다.
이에, 커패시터 바디(110)의 제1 면(1)과 제3 및 제4 면(3, 4)이 만나는 하측 모서리 및 커패시터 바디(110)의 제1 면(1)과 제5 및 제6 면(5, 6)이 만나는 하측 모서리는 하향 경사진 형태의 경사부(114, 115)로 형성될 수 있다.
상기 액티브영역은 용량 기여부로서 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Z방향으로 반복적으로 적층하여 형성된다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성되며, 유전체층(111)의 적층 방향인 Z방향을 따라 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 X방향의 양단에 형성된다.
또한, 제1 및 제2 외부 전극(131, 132)은, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 각각 연장되는 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
본 실시 형태에서, 커패시터 바디(110)의 제1 면(1)의 길이를 L1으로, 커패시터 바디(110)의 제2 면(2)의 길이를 L0로 정의할 때, 0.93≤L1/L0≤0.95를 만족할 수 있다.
또한, 커패시터 바디(110)의 제1 면(1)의 폭을 W1으로, 커패시터 바디(110)의 제2 면(2)의 폭을 W0로 정의할 때, 0.93≤W1/W0≤0.97를 만족할 수 있다.
한편, 하부 커버영역(113)의 두께(C1)는 250 내지 400㎛일 수 있다. 하부 커버영역(113)의 두께(C1)가 250㎛ 미만이면 어쿠스틱 노이즈 감소 효과가 미비해지고, 하부 커버영역(113)의 두께(C1)가 400㎛를 초과하면 오히려 어쿠스틱 노이즈가 증가할 수 있다. 또한, 하부 커버영역(113)의 두께가 증가하면 칩의 전체 두께가 두꺼워지는 것이므로, 세트에 사용시 제약이 많이 따르게 될 수 있다.
또한, 상부 커버영역(112)의 두께는 30 내지 100㎛일 수 있다. 상부 커버영역(112)의 두께가 30㎛ 미만이면 커패시터 바디의 기밀성이 저하되어 습기에 취약한 문제가 있어 외부 충격에 의해 쉽게 깨짐이 발생할 수 있다. 상부 커버영역(112)의 두께가 100㎛를 초과하면 칩의 두께가 지나치게 두꺼워지므로 부품의 높이에 제한이 있는 전자 기기에는 적용하기가 어려워 사용에 많은 제약이 따르게 될 수 있다.
또한, 하부 커버영역(113)의 두께 대비 상부 커버영역(112)의 두께는 0.066 내지 0.400일 수 있다.
하부 커버영역(113)의 두께 대비 상부 커버영역의 두께가 0.066 미만이면 상부 커버영역(112)의 두께가 너무 얇게 때문에 내습성이 부족해지거나 제품이 외부 충격에 의해 쉽게 깨지게 되므로 신뢰성이 크게 저하되는 문제가 있다.
하부 커버영역(113)의 두께 대비 상부 커버영역(112)의 두께가 0.400을 초과하면 칩의 두께가 지나치게 두꺼워지고 어쿠스틱 노이즈 감소 효과가 미비해지는 문제가 발생할 수 있다.
아래, 표 1은 하부 커버영역의 두께와 커패시터 바디의 상면인 제2 면의 길이에 대한 하면인 제1 면 길이의 비에 따른 어쿠스틱 노이즈의 변화를 나타낸 것이다. 여기서, 제품의 사이즈는 길이*폭*두께가 1,6mm*0.8mm*1.0mm인 것을 사용하고, 어쿠스틱 노이즈의 합격 기준치는 37dBA 미만으로 한다.
# 하부 커버영역의
두께(㎛)		 L1/L0 어쿠스틱 노이즈
[dBA]
1 50 1.0 43.0
2 100 0.98 41.2
3 150 0.97 40.3
4 200 0.96 38.8
5 250 0.95 36.2
6 300 0.95 33.7
7 350 0.94 30.8
8 400 0.93 29.8
9 450 0.93 30.2
10 500 0.93 31.1
표 1을 참조하면, 하부 커버영역의 두께(C1)가 증가하고 L1/L0 비가 감소할수록 어쿠스틱 노이즈가 감소하는 경향을 보인다.
이때, L1/L0의 최소값은 하부 커버영역의 세라믹의 수축율의 한계로 0.93 미만이 되기 어렵고, 이에 하부 커버영역의 두께가 증가할수록 어쿠스틱 노이즈가 감소하지만 하부 커버영역의 두께의 임계점인 400㎛를 초과하는 샘플 9 및 샘플 10의 경우 어쿠스틱 노이즈가 오히려 증가하는 것을 확인할 수 있다.
한편, L1/L0가 0.95를 초과하는 샘플 1~4의 경우 어쿠스틱 노이즈가 합격 기준치를 초과하는 것을 확인할 수 있다.
따라서, L1/L0의 바람직한 수치범위는 0.93 내지 0.95이고, 바람직한 하부 커버영역의 두께는 250 내지 400㎛이 될 수 있다.
표 2는 표 1의 테스트에서 하부 커버영역의 두께를 400㎛로 고정하고, L1/L0 비에 따른 어쿠스틱 노이즈의 변화를 나타낸 것이다.
표 2를 참조하면, L1과 L0이 동일한 샘플 11의 경우, 어쿠스틱 노이즈가 37.6dBA이였지만 L1/L0의 비가 감소할수록 어쿠스틱 노이즈는 감소하는 것을 확인할 수 있으며, L1/L0인 0.93에서 어쿠스틱 노이즈가 29.8dBA로 최소를 나타냈다.
세라믹 수축율의 한계로 인해, 하부 커버 영역의 수축율을 더 조정하여 L1/L0이 0.93 미만으로 제작할 경우, 커패시터 바디의 하면에 형성된 외부 전극의 밴드부가 작아지게 되어 적층 커패시터를 기판에 실장시 위치 틀어짐 등의 불량이 발생할 수 있다.
# 하부 커버영역의
두께(㎛)		 L1/L0 어쿠스틱 노이즈
[dBA]
11 400 1.0 37.6
12 400 0.97 34.5
13 400 0.95 32.3
14 400 0.93 29.8
이와 같이, 본 실시 형태에 따르면, 하부 커버영역의 세라믹의 수축율을 조정하여 커패시터 바디의 실장 면의 면적을 실장 면과 대향되는 면의 면적에 비해 작게 하여, 기판에 실장시 위상변화가 유도되어 진동 변위에 반하는 역위상이 발생하게 함으로써, 기판에 전달되는 진동을 감소시켜 어쿠스틱 노이즈를 더 저감시키는 효과를 기대할 수 있다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 커패시터 바디의 길이-두께 단면을 도시한 단면도이고, 도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 커패시터 바디의 폭-두께 단면을 도시한 단면도이다.
여기서, 유전체층과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 가지는 제1 및 제2 내부 전극을 도시하여 이를 토대로 설명하기로 한다
도 5 및 도 6을 참조하면, 본 발명의 다른 실시 형태에서, 커패시터 바디에서, 유전체층(111)과 복수의 제1 및 제2 내부 전극(123, 124)이 Y방향을 따라 적층될 수 있다.
도 7은 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 7을 참조하면, 본 실시 형태에 따른 적층 커패시터(100)의 실장 기판(200)은 적층형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 X방향으로 서로 이격되게 형성되는 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 밴드부의 하면이 각각 제1 및 제2 전극 패드(221, 222) 위에 접속되도록 위치하여 실장된 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 상부 및 하부 커버영역
121, 122: 제1 및 제2 내부 전극
123, 124: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (10)

  1. 길이 방향의 양면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 가지는 액티브영역과 상기 액티브영역의 상하 측에 각각 배치되는 상부 커버영역 및 하부 커버영역을 가지며, 상기 하부 커버영역의 두께가 상기 상부 커버영역의 두께 보다 두껍게 형성되는 커패시터 바디; 및
    상기 커패시터 바디의 길이 방향의 양단에 형성되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 커패시터 바디의 하면의 면적이 상기 커패시터 바디의 상면의 면적에 비해 작게 형성되고,
    상기 커패시터 바디의 하면과 길이 방향의 양면이 만나는 모서리 및 상기 커패시터 바디의 하면과 폭 방향의 양면이 만나는 모서리가 하향 경사진 형태의 경사부로 형성되고,
    상기 커패시터 바디의 하면의 길이를 L1으로, 상기 커패시터 바디의 상면의 길이를 L0로 정의할 때, 0.93≤L1/L0≤0.95를 만족하고,
    상기 하부 커버영역의 두께가 250 내지 400㎛인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 커패시터 바디의 하면의 길이 및 폭이 상기 커패시터 바디의 상면의 길이 및 폭에 비해 각각 짧게 형성되는 적층형 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 커패시터 바디의 하면의 폭을 W1으로, 상기 커패시터 바디의 상면의 폭을 W0로 정의할 때, 0.93≤W1/W0≤0.97를 만족하는 적층형 커패시터.
  5. 삭제
  6. 제1항에 있어서,
    상기 상부 커버영역의 두께가 30 내지 100㎛인 적층형 커패시터.
  7. 제1항에 있어서,
    상기 하부 커버영역의 두께 대비 상기 상부 커버영역의 두께가 0.066 내지 0.400인 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 내부 전극이 실장 면에 대해 수평인 방향으로 적층되는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 내부 전극이 실장 면에 대해 수직인 방향으로 적층되는 적층형 커패시터.
  10. 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
    상기 기판에 상기 제1 및 제2 전극 패드에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 제1항, 제2항, 제4항, 제6항 내지 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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