KR101922869B1 - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 제1 유전체층이 적층된 세라믹 본체; 상기 제1 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 복수의 제2 유전체층이 적층되며, 상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제2 유전체층의 적어도 일부는 상기 제1 유전체층 보다 모듈러스가 큰 재료로 형성된 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND MOUNTING CIRCUIT THEREOF}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 적층된 복수의 유전체층, 상기 유전체층 사이에 대향 배치되는 서로 다른 극성의 내부 전극 및 상기 내부 전극에 전기적으로 접속되는 외부 전극을 포함할 수 있다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
하기 특허문헌 1은 적층 세라믹 커패시터를 제공하고 있으나, 상하부 커버층의 일부가 액티브층의 유전체층 보다 모듈러스가 큰 재료로 형성되는 사항은 개시하지 않는다.
일본특허공개공보 2009-71106호
당 기술 분야에서는, 압전 현상에 의한 진동으로 발생되는 소음을 효과적으로 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 제1 유전체층이 적층된 세라믹 본체; 상기 제1 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 복수의 제2 유전체층이 적층되며, 상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제2 유전체층의 적어도 일부는 상기 제1 유전체층 보다 모듈러스가 큰 재료로 형성된 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께를 T1으로 설정하고, 상기 액티브층의 하단에서 상기 하부 커버층의 하단까지의 거리를 T2로 설정할 때, 0.06 ≤ T1/T2 ≤ 0.69일 수 있다.
본 발명의 일 실시 예에서, 상기 제2 유전체층 전부가 상기 제1 유전체층 보다 모듈러스가 큰 재료로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버층은 상기 제1 및 제2 유전체층이 번갈아 적층되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 액티브층의 중간에 갭층이 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 갭층은 복수의 제2 유전체층이 적층되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 유전체층은 BaTiO3계 또는 SrTiO3계 분말을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 유전체층은 CaZrO3계, CaTiO3계 및 SrTiO3 분말 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 유전체층의 모듈러스는 상기 제1 유전체층의 모듈러스의 1.5 ~ 6 배일 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 상기 제1 및 제2 전극 패드 위에 설치된 제1항 내지 제8항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 세라믹 본체의 상부 및 하부 커버층을 구성하는 제2 유전체층의 재료를 액티브층을 구성하는 제1 유전체층의 재료 보다 모듈러스가 큰 것을 사용함으로써, 적층 세라믹 전자 부품에서 발생되는 진동을 감소시켜 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 길이-두께 방향 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 길이-두께 방향 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 인쇄회로기판에 실장된 모습을 개략적으로 도시한 사시도이다.
도 5는 도 4의 실장 기판을 길이-두께 방향으로 절단하여 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층, 상부 및 하부 커버층(112, 113) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 제1 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 세라믹 본체(110)의 형상, 치수 및 제1 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 제1 유전체층(111)은 소결된 상태로서, 인접하는 제1 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 면을 양 주면으로, 상기 양 주면을 연결하며 서로 대향되는 길이 방향의 면을 양 단면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 양 측면으로 정의하기로 한다.
또한, 본 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 방향을 정의하면, 도면상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 제1 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 길이-두께 방향 단면도이다.
도 2를 참조하면, 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층(112, 113)을 포함한다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브층과 유사한 구성을 가질 수 있으며, 하나의 제2 유전체층 또는 2개 이상의 제2 유전체층을 상기 액티브층의 상면 및 하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
여기서, 상기 제2 유전체층은 제1 유전체층(111) 보다 모듈러스가 큰 재료로 형성될 수 있다.
또한, 제1 유전체층(111) 및 상기 제2 유전체층의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기의 모듈러스 특성을 상이하게 하기 위해, 제1 유전체층(111)은 BaTiO3계 또는 SrTiO3계를 포함할 수 있으며, 제2 유전체층은 CaZrO3계, CaTiO3계 또는 SrTiO3를 포함할 수 있다.
또한, 상기 제2 유전체층의 모듈러스는 제1 유전체층(111)의 모듈러스의 1.5 내지 6 배일 수 있습니다.
즉, 제1 유전체층(111)은 퀴리(curie) 온도 이하에서 피에조(piezo) 효과를 가지며, 전계에 따라 피에조 현상이 발생하여 어쿠스틱 노이즈를 발생시키는데, 이때 제1 유전체층(111) 보다 모듈러스가 큰 제2 유전체층을 포함하는 상하부 커버층(112, 113)이 제1 유전체층(111)의 피에조 현상에 의한 떨림을 방지하는 역할을 하게 된다.
한편, 적층 세라믹 커패시터(100)의 실장 면인 하부 커버층(113)의 두께를 T1으로 설정하고, 상기 액티브층의 하단, 즉 최하단 제1 내부 전극(121)에서 하부 커버층(113)의 하단까지의 거리를 T2로 설정할 때, 바람직한 T1/T2의 범위는 0.06 ≤ T1/T2 ≤ 0.69일 수 있다.
하기 표 1은 상기 T1/T2에 변화에 따른 어쿠스틱 노이즈, 휨 크랙 발생 여부 및 소성 후 크랙 발생 여부를 나타낸 것이다.
# T1/T2 어쿠스틱 노이즈
(dB)		 휨 크랙 발생 여부
(pcs)		 소성 후
크랙 발생 여부
(pcs)
1 0 32 11/20 0/300
2 0.02 31 7/20 0/300
3 0.04 30 3/20 0/300
4 0.06 27 0/20 0/300
5 0.1 23 0/20 0/300
6 0.2 16 0/20 0/300
7 0.5 14 0/20 0/300
8 0.6 11 0/20 0/300
9 0.66 9 0/20 0/300
10 0.69 7 0/20 0/300
11 0.72 - 3/20 38/300
12 0.76 - 6/20 64/300
13 0.8 - 15/20 145/300
상기 표 1을 참조하면, 상기 T1/T2가 감소할수록 어쿠스틱 노이즈는 증가하는 것을 알 수 있다. 이때, 상기 T1/T2가 0.06을 초과하는 경우 어쿠스틱 노이즈가 30 dB를 초과함은 물론 휨 크랙 불량이 발생함을 알 수 있다.
반대로, 상기 T1/T2가 증가할수록 어쿠스틱 노이즈는 감소하지만, T1/T2가 0.69를 초과하는 경우 휨 크랙 불량은 물론 소성 후 크랙 불량이 발생함을 알 수 있다.
따라서, 상기 T1/T2의 어쿠스틱 노이즈가 크지 않으면서 휨 크랙 불량 및 소성 후 크랙 불량이 발생되지 않는 바람직한 범위는 0.06 ≤ T1/T2 ≤ 0.69인 것을 알 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 제1 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 제1 유전체층(111)을 사이에 두고 제1 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이때 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 상기 액티브층에서 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 위에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
이러한 제1 및 제2 도금층은 예를 들어 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층의 구조로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 도 3을 참조하면, 상기 액티브층의 중간에는 갭층(114)이 형성될 수 있다.
이 갭층(114)은 액티브층의 제1 유전체층(111)과는 상이한 재료, 상이한 모듈러스를 갖는 세라믹 층으로 이루어질 수 있으며, 필요시 상부 및 하부 커버층(112, 113)과 동일한 재료의 제2 유전체층으로 구성될 수 도 있다.
갭층(114)은 세라믹 본체(110)의 상부 및 하부 커버층(112, 113)과 유사하게 유전체의 피에조(piezo) 현상에 의한 진동을 저감시키는 역할을 한다. 따라서, 세라믹 본체(110)에 상부 및 하부 커버층(112, 113)과 함께 갭층(114)이 추가로 형성되면 적층 세라믹 커패시터(100)에서 발생되는 진동을 더 감소시켜 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 감소시키는 효과를 더 향상시킬 수 있게 된다.
본 발명의 일 실시 형태에서 상부 및 하부 커버층(112, 113)은 전부가 제1 유전체층(111) 보다 모듈러스가 큰 재료를 사용하여 형성된 것으로 도시하여 설명하고 있으나, 필요시 상부 및 하부 커버층(112, 113) 중에서 일부는 모듈러스가 제1 유전체층(111)과 동일하거나 서로 다른 모듈러스를 갖는 여러 가지 세라믹 재료로 이루어진 다 단층으로 구성될 수 있다.
또한, 본 발명의 다른 실시 형태에 따르면, 상부 및 하부 커버층(112, 113)은 모듈러스가 다른 유전체층을 번갈아 적층하여 형성될 수 있다.
여기서, 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.
적층 세라믹 커패시터의 실장 기판
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 인쇄회로기판에 실장된 모습을 개략적으로 도시한 사시도이고, 도 5는 도 4의 실장 기판을 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하게 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
적층 세라믹 커패시터(100)는 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 세라믹 본체의 유전체층의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 양 단면은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하여 어쿠스틱 노이즈를 발생시킨다.
이때, 상기 어쿠스틱 노이즈의 크기는 세라믹 본체(110)를 구성하는 유전체층의 재료의 역압전성 효과 및 스트레스(stress) 하의 변형량(strain)과 비례한다.
이러한 스트레스(Pa)와 변형량(%)의 관계는 모듈러스로 표현될 수 있다. 즉 스트레스 = 모듈러스 × 변형량의 관계를 가진다. 즉, 모듈러스가 큰 재료로 세라믹 본체를 구성하는 경우 동일 스트레스 하에서 변형량이 작아지게 된다.
따라서, 본 실시 형태에서와 같이 세라믹 본체(110)의 상하 커버층(112, 113)에 상기 액티브층에 비해 모듈러스가 큰 재료를 사용하게 되면 동일 스트레스 하에서 변형량이 감소하여 역압전성 효과에 의한 세라믹 본체(110)의 변형을 최소화하여 어쿠스틱 노이즈를 감소시킬 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 제1 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 114 ; 갭층
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드 230 ; 솔더

Claims (10)

  1. 복수의 제1 유전체층이 적층된 세라믹 본체;
    상기 제1 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    복수의 제2 유전체층이 적층되며, 상기 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층; 및
    상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제2 유전체층의 적어도 일부는 상기 제1 유전체층 보다 모듈러스가 큰 재료로 형성된 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 하부 커버층의 두께를 T1으로 설정하고, 상기 액티브층의 하단에서 상기 하부 커버층의 하단까지의 거리를 T2로 설정할 때, 0.06 ≤ T1/T2 ≤ 0.69인 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제2 유전체층 전부가 상기 제1 유전체층 보다 모듈러스가 큰 재료로 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 상부 및 하부 커버층은 상기 제1 및 제2 유전체층이 번갈아 적층되어 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 액티브층의 중간에 갭층이 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 갭층은 복수의 제2 유전체층이 적층되어 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 제1 유전체층은 BaTiO3계 또는 SrTiO3계 분말을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 제2 유전체층은 CaZrO3계, CaTiO3계 및 SrTiO3 분말 중 적어도 하나를 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 제2 유전체층의 모듈러스는 상기 제1 유전체층의 모듈러스의 1.5 ~ 6 배인 것을 특징으로 하는 적층 세라믹 전자 부품.
  10. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 제1 및 제2 전극 패드 위에 설치된 제1항 내지 제9항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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