KR20150053424A - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

적층 세라믹 전자 부품 및 그 실장 기판 Download PDF

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KR20150053424A
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김두영
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 제1 및 제2 내부 전극을 포함하는 복수의 액티브층; 및 상기 각각의 액티브층 사이에 배치된 더미층; 을 포함하는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 적층된 복수의 유전체층, 상기 유전체층 사이에 대향 배치되는 서로 다른 극성의 내부 전극 및 상기 내부 전극에 전기적으로 접속되는 외부 전극을 포함할 수 있다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
하기 특허문헌 1 및 2는 더미 전극을 갖는 더미층을 포함하는 적층 세라믹 커패시터를 개시한다.
국내특허공개공보 10-2005-0071733호 국내특허공개공보 10-2011-0027321호
당 기술 분야에서는, 압전 현상에 의한 진동으로 발생되는 소음을 효과적으로 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 제1 및 제2 내부 전극을 포함하는 복수의 액티브층; 및 상기 각각의 액티브층 사이에 배치된 더미층; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 액티브층은 각각 상기 제1 및 제2 내부 전극이 복수 개 포함될 수 있다.
본 발명의 일 실시 예에서, 상기 액티브층은 각각 상기 제1 및 제2 내부 전극이 하나씩만 포함될 수 있다.
본 발명의 일 실시 예에서, 상기 더미층은 상기 세라믹 본체의 유전체층이 복수 개 적층되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 더미층은 강유전체인 (Ba1 - xCax)m(Ti1 - yZry)O3 고용체(Solid Solution), BaTiO3, PbTiO3 및 SrTiO3, 상유전체인 (Ca,Sr)(Ti,Zr)O3, BaO-TiO2-Nd2O3 및 CaTiO3-MgTiO3를 포함하여 구성될 수 있다.
본 발명의 일 실시 예에서, 상기 더미층의 두께는 5 내지 200 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 더미층의 두께는 상기 액티브층의 단일 유전체층 두께의 1.5 배 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 더미층은 동일한 두께로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 더미층은 상이한 두께로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 상하부에 상부 및 하부 커버층이 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버층은 상기 세라믹 본체의 유전체층이 복수 개 적층되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극을 더 포함할 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 위에 설치된 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 세라믹 본체를 내부 전극을 포함하는 액티브층과 내부 전극을 갖지 않는 더미층을 번갈아 적층되게 형성하여 액티브층에서 발생되는 압전 거동에 의한 팽창 및 수축 응력을 더미층에서 이와 반대 방향으로 발생되는 응력에 의해 상쇄시킴으로써, 적층 세라믹 커패시터에 발생되는 진동을 감소시켜 기판으로 전달되어 발생되는 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A' 선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 기판에 실장된 모습을 개략적으로 도시한 사시도이다.
도 5는 도 4의 실장 기판을 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 6은 도 4의 적층 세라믹 커패시터가 기판에 실장된 상태에서 전압이 인가되어 적층 세라믹 커패시터의 액티브층이 수축되는 모습을 개략적으로 도시한 단면도이다.
도 7은 도 4의 적층 세라믹 커패시터가 기판에 실장된 상태에서 전압이 인가되어 적층 세라믹 커패시터의 액티브층이 팽창되는 모습을 개략적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층(111) 및 각각의 액티브층(111) 사이에 배치된 더미층(112)을 포함한다.
세라믹 본체(110)의 양 단면에는 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)이 형성될 수 있다.
세라믹 본체(110)는 복수의 유전체층을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 면을 양 주면으로, 상기 양 주면을 연결하며 서로 대향되는 길이 방향의 면을 양 단면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 양 측면으로 정의하기로 한다.
또한, 본 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 방향을 정의하면, 도면상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 2는 도 1의 A-A' 선 단면도이다.
도 2를 참조하면, 각각의 액티브층(111)은 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층을 사이에 두고 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
본 실시 예에서는 하나의 액티브층(111) 마다 제1 및 제2 내부 전극(121, 122)을 2개씩 포함하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
더미층(112)은 각각의 액티브층(111) 사이에 배치된다.
또한, 더미층(112)은 세라믹 본체(110) 내부에 적어도 2개 이상이 두께 방향으로 배치될 수 있다.
이때, 더미층(112)은 세라믹 본체(110)의 액티브층(111)을 구성하는 유전체층이 적어도 하나 이상 적층되어 형성될 수 있다.
또한, 더미층(112)은 필요시 강유전체인 (Ba1 - xCax)m(Ti1 - yZry)O3 고용체(Solid Solution), BaTiO3, PbTiO3 및 SrTiO3, 상유전체인 (Ca,Sr)(Ti,Zr)O3, BaO-TiO2-Nd2O3 및 CaTiO3-MgTiO3를 포함하여 이루어질 수 있다.
또한, 더미층(112)의 두께는 5 ㎛ 이상일 수 있으며, 더 바람직하게는 5 내지 200 ㎛일 수 있다. 또한, 더미층(112)의 두께는 액티브층(111)에 포함된 하나의 유전체층의 두께의 1.5 배 이상으로 이루어질 수 있다.
또한, 각각의 더미층(112)은 동일한 두께로 형성되거나, 그 중 일부 또는 전부가 상이한 두께로 형성될 수 있다.
한편, 세라믹 본체(110)는 상하 마진부로서 최상하부 액티브층(111)의 상하부에 상부 및 하부 커버층(113, 114)이 각각 형성될 수 있다.
상부 및 하부 커버층(113, 114)은 내부 전극을 포함하지 않는 것을 제외하고는 액티브층(111)의 유전체층과 동일한 재질 및 구성을 가질 수 있다.
또한, 상부 및 하부 커버층(113, 114)은 단일 유전체층 또는 2 개 이상의 유전체층을 최상하부 액티브층(111)의 상면 및 하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층을 사이에 두고 유전체층의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이때 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 각각의 액티브층(111)에서 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 위에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 적층 세라믹 커패시터(100)를 기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
이러한 제1 및 제2 도금층은 예를 들어 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층의 구조로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서 각각의 액티브층(111)은 제1 및 제2 내부 전극(121, 122)이 복수 개 포함되도록 구성하였으나, 본 발명은 이에 한정되지 않는다.
예컨대, 도 3에 도시된 바와 같이, 본 발명의 다른 실시 형태에 따르면, 각각의 액티브층(111)은 제1 및 제2 내부 전극(121, 122)이 하나씩만 포함되도록 구성하고, 세라믹 본체(110)는 이러한 액티브층(111)을 더미층(112)을 사이에 두고 번갈아 적층하여 구성될 수 있다.
여기서, 제1 및 제2 외부 전극(131, 132)과 상부 및 하부 커버층(113, 114)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.
적층 세라믹 커패시터의 실장 기판
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 기판에 실장된 모습을 개략적으로 도시한 사시도이고, 도 5는 도 4의 실장 기판을 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(114)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
도 6은 도 4의 적층 세라믹 커패시터가 기판에 실장된 상태에서 전압이 인가되어 적층 세라믹 커패시터의 각각의 액티브층(111)이 수축되는 모습을 개략적으로 도시한 단면도이고, 도 7은 도 4의 적층 세라믹 커패시터가 기판에 실장된 상태에서 전압이 인가되어 적층 세라믹 커패시터의 각각의 액티브층(111)이 팽창되는 모습을 개략적으로 도시한 단면도이다.
도 6 및 도 7을 참조하면, 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 액티브층(111)을 구성하는 유전체층의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 양 단면은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
도 6을 참조하면, 적층 세라믹 커패시터(100)의 액티브층(111)이 길이 방향으로 팽창하는 힘(③)을 가지면 이로 인해 액티브층(111)이 두께 방향으로 수축하는 힘(①)을 받게 되며, 이와 반대로 유전율의 차이에 의해 더미층(112)은 길이 방향으로 수축하는 힘(④)을 가지면서 이로 인해 더미층(112)이 두께 방향으로 팽창하는 힘(②)을 받게 된다.
도 7을 참조하면, 적층 세라믹 커패시터(100)의 액티브층(111)이 길이 방향으로 수축하는 힘(⑥)을 가지면 이로 인해 액티브층(111)이 두께 방향으로 팽창하는 힘(⑤)을 받게 되며, 이와 반대로 유전율의 차이에 의해 더미층(112)은 길이 방향으로 팽창하는 힘(⑦)을 가지면서 이로 인해 더미층(112)이 두께 방향으로 수축하는 힘을 받게 된다.
따라서, 본 실시 형태에서는, 전압이 인가되어 적층 세라믹 커패시터(100)의 액티브층(111)과 더미층(112)의 팽창 및 수축이 반대로 이루어지면서 서로 간의 응력이 상쇄되어 어쿠스틱 노이즈를 감소시킬 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 액티브층 112 ; 더미층
113 ; 상부 커버층 114 ; 하부 커버층
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
200 ; 실장 기판 210 ; 기판
221, 222 ; 제1 및 제2 전극 패드 230 ; 솔더

Claims (14)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 제1 및 제2 내부 전극을 포함하는 복수의 액티브층; 및
    상기 각각의 액티브층 사이에 배치된 더미층; 을 포함하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 액티브층은 각각 상기 제1 및 제2 내부 전극이 복수 개 포함되는 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 액티브층은 각각 상기 제1 및 제2 내부 전극이 하나씩만 포함되는 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 더미층은 상기 세라믹 본체의 유전체층이 복수 개 적층되어 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 더미층은 강유전체인 (Ba1 - xCax)m(Ti1 - yZry)O3 고용체(Solid Solution), BaTiO3, PbTiO3 및 SrTiO3, 상유전체인 (Ca,Sr)(Ti,Zr)O3, BaO-TiO2-Nd2O3 및 CaTiO3-MgTiO3를 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 더미층의 두께가 5 내지 200 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 더미층의 두께는 상기 액티브층의 단일 유전체층 두께의 1.5 배 이상인 것을 특징으로 하는 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 세라믹 본체 내부에 상기 더미층이 적어도 2개 이상 배치된 것을 특징으로 하는 적층 세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 각각의 더미층은 동일한 두께로 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  10. 제1항에 있어서,
    상기 각각의 더미층은 상이한 두께로 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  11. 제1항에 있어서,
    상기 세라믹 본체 상하부에 상부 및 하부 커버층이 각각 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  12. 제11항에 있어서,
    상기 상부 및 하부 커버층은 상기 세라믹 본체의 유전체층이 복수 개 적층되어 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  13. 제1항에 있어서,
    상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  14. 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
    상기 제1 및 제2 전극 패드 위에 설치된 제1항 내지 제13항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105871250A (zh) * 2016-04-11 2016-08-17 西安交通大学 利用载荷变化和往复重叠式压电薄膜的发电装置
KR20170028700A (ko) * 2015-09-04 2017-03-14 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
KR20200101816A (ko) 2019-02-20 2020-08-28 삼성전기주식회사 적층형 커패시터 및 그 제조 방법
US11295897B2 (en) 2019-02-20 2022-04-05 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor and manufacturing method for the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102064008B1 (ko) * 2013-01-15 2020-02-17 삼성전기주식회사 적층 커패시터, 적층 커패시터가 실장된 기판
KR102004770B1 (ko) * 2013-10-31 2019-07-29 삼성전기주식회사 복합 전자부품 및 그 실장 기판
KR102029529B1 (ko) * 2016-12-19 2019-10-07 삼성전기주식회사 적층 세라믹 커패시터
JP2019062023A (ja) * 2017-09-25 2019-04-18 Tdk株式会社 電子部品装置
CN110047818B (zh) * 2019-03-26 2021-03-16 电子科技大学 一种多层交叠的铁电电容结构
CN117153564A (zh) * 2023-09-06 2023-12-01 潮州三环（集团）股份有限公司 一种复合电子元件及其制备方法与应用

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11171645A (ja) * 1997-12-09 1999-06-29 Hitachi Metals Ltd 電子部品
JP2000195754A (ja) 1998-12-25 2000-07-14 Tdk Corp 積層セラミックチップコンデンサアレイ及びその製造方法
JP2002324729A (ja) * 2001-02-22 2002-11-08 Tdk Corp 電子部品とその製造方法
JP2005072452A (ja) 2003-08-27 2005-03-17 Kyocera Corp 積層型電子部品およびその製法
KR20050071733A (ko) 2004-01-02 2005-07-08 삼성전기주식회사 개선된 구조의 적층 세라믹 커패시터
US7092236B2 (en) * 2005-01-20 2006-08-15 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
KR100674841B1 (ko) * 2005-01-20 2007-01-26 삼성전기주식회사 적층형 칩 커패시터
KR101069989B1 (ko) * 2009-09-10 2011-10-04 삼성전기주식회사 적층형 칩 커패시터 및 회로 기판 장치
CN102436929B (zh) * 2011-07-22 2014-07-16 中国科学院上海硅酸盐研究所 一类高介电、低损耗仿晶界层电容器及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170028700A (ko) * 2015-09-04 2017-03-14 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
CN105871250A (zh) * 2016-04-11 2016-08-17 西安交通大学 利用载荷变化和往复重叠式压电薄膜的发电装置
CN105871250B (zh) * 2016-04-11 2017-09-12 西安交通大学 利用载荷变化和往复重叠式压电薄膜的发电装置
KR20200101816A (ko) 2019-02-20 2020-08-28 삼성전기주식회사 적층형 커패시터 및 그 제조 방법
US11295897B2 (en) 2019-02-20 2022-04-05 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor and manufacturing method for the same

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