KR20200101816A - 적층형 커패시터 및 그 제조 방법 - Google Patents

Abstract

본 발명은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 2개 이상의 적층 유닛이 유전체층의 적층 방향을 따라 일렬로 배치되어 이루어지는 커패시터 바디; 및 상기 커패시터 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디에서, 서로 인접한 적층 유닛은, 밀도가 비슷한 면끼리 서로 마주보도록 배치되는 적층형 커패시터 및 그 제조 방법을 제공한다.

Description

적층형 커패시터 및 그 제조 방법{MULTILAYERED CAPACITOR AND MANUFACTURING METHOD FOR THE SAME}

본 발명은 적층형 커패시터 및 그 제조 방법에 관한 것이다.

적층형 커패시터(MLCC: Multi-Layer Ceramic Capacitor)는 수동 소자 부품의 하나로 회로 상에서 전기적 신호를 제어하는 역할을 한다.

적층형 커패시터의 주요 역할은 전극 내에 전하를 축적하고, 직류(DC) 신호를 차단하고 교류(AC) 신호를 통과시키는 필터 역할을 한다.

즉, 적층형 커패시터는 전원 라인의 AC 노이즈(noise)를 우회시켜 제거하여 IC의 동작을 안정시키는 역할을 한다고 볼 수 있다.

최근 들어 5G, 전장용 제품, 서버 등의 기술이 더욱 발전함에 따라 이러한 분야에 대한 적층형 커패시터의 수요도 크게 증가하고 있다.

일례로서, 5G용 휴대폰의 경우, 현재 사용하고 있는 4G용 휴대폰에 비해 적층형 커패시터의 사용량이 2~3배 정도 증가할 것으로 내다보고 있다.

이러한 적층형 커패시터의 특성 중에는 파괴전압(BDV: Break Down Voltage)이란 특성이 있다.

BDV란 적층형 커패시터에 인가되는 전압을 증가시켰을 때 세라믹의 절연 파괴가 발생하는 전압을 말하며, 이러한 절연 파괴는 유전체의 두께가 국부적으로 얇은 부분에서 누설 전류에 의해 온도가 급격히 상승함으로써 발생하는 것으로 알려져 있다.

특히, 유전체층과 내부 전극의 층간 단차에 의해 커패시터 바디 내에 적층된 내부 전극의 끝단의 층 두께나 형상이 일정하지 않고 불규칙한 형태로 변형되는 경우, 절연 파괴에 취약할 수 있다.

한편, 이러한 변형은 유전체층과 내부 전극의 층간 단차의 합이 큰 고적층의 적층형 커패시터일수록 더 심화된다.

최근 서버향 제품의 경우, 고용량을 구현하기 위해 800~1500층의 고적층 내부 전극을 사용하므로 이러한 변형이 심각한 문제가 될 수 있다.

국내공개특허 제2015-0053424호 일본공개특허 제2009-71106호

본 발명의 목적은, 커패시터 바디의 전체에서 내부 전극과 유전체층의 두께 편차와 내부 전극의 단부 꺽임을 줄일 수 있는 적층형 커패시터 및 그 제조 방법을 제공하는 것이다.

본 발명의 일 측면은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 2개 이상의 적층 유닛이 유전체층의 적층 방향을 따라 일렬로 배치되어 이루어지는 커패시터 바디; 및 상기 커패시터 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디에서, 서로 인접한 적층 유닛은, 고밀도 부분에 해당하는 면끼리 서로 마주보거나 또는 저밀도 부분에 해당하는 면끼리 서로 마주보도록 배치되는 적층형 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 인접한 적층 유닛 사이에 배치되는 버퍼층을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 바디는, 저밀도 부분이 상부에 위치하는 제1 적층 유닛; 및 상기 제1 적층 유닛의 하측에 배치되고, 고밀도 부분이 상부에 위치하는 제2 적층 유닛; 을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 바디는, 저밀도 부분이 상부에 위치하는 제1 적층 유닛; 및 상기 제1 적층 유닛의 하측에 배치되고, 고밀도 부분이 상부에 위치하는 제2 적층 유닛; 을 포함하고, 상기 제1 적층 유닛과 상기 제2 적층 유닛이 한번씩 번갈아 적층되어 이루어질 수 있다.

본 발명의 다른 측면은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 2개 이상의 적층 유닛이 유전체층의 적층 방향을 따라 일렬로 배치되어 이루어지는 커패시터 바디; 및 상기 커패시터 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 각각의 적층 유닛은, 상기 제1 및 제2 내부 전극의 폭이 상기 적층 유닛의 중간 부분에서 상하로 갈수록 점진적으로 좁아지도록 형성되는 적층형 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 적층 유닛은, 상기 제1 또는 제2 내부 전극의 최대 폭을 W1으로, 상기 제1 또는 제2 내부 전극의 최소 폭을 W2로 규정할 때, W2/W1≥0.96일 수 있다.

본 발명의 또 다른 측면은, 복수의 세라믹 시트와, 상기 세라믹 시트를 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 적층 바아(Bar)를 마련하는 단계; 2개 이상의 적층 바아를, 고밀도 부분에 해당하는 면끼리 서로 마주보도록 하거나 또는 저밀도 부분에 해당하는 면끼리 서로 마주보도록 일렬로 배치하여 적층체를 마련하는 단계; 상기 적층체를 압착하는 단계; 압착된 적층체를 제1 및 제2 내부 전극이 노출되도록 절단하고 소성하여 커패시터 바디를 마련하는 단계; 및 상기 커패시터 바디에 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법을 제공한다.

본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계에서, 상기 적층체는, 서로 인접한 적층 바아 사이에 버퍼층을 배치하여 형성할 수 있다.

본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계에서, 상기 적층체는, 고밀도 부분이 상부에 위치하는 제2 적층 바아를 배치하고, 상기 제2 적층 바아 위에 저밀도 부분이 상부에 위치하는 제1 적층 바아를 적층하여 형성할 수 있다.

본 발명의 일 실시 예에서, 상기 적층체는, 복수의 제1 및 제2 적층 바아를 포함하고, 상기 제1 적층 바아와 상기 제2 적층 바아가 한번씩 번갈아 배치되도록 적층하여 형성할 수 있다.

본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계에서, 상기 적층 바아의 얼라인먼트(alignment)는, 각 적층 바아에 레이저 드릴(laser drill)로 홀(hole) 가공을 한 후, 정합적층기를 이용하여 이루어질 수 있다.

본 발명의 다른 측면은, 복수의 세라믹 시트와, 상기 세라믹 시트를 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 적층 바아(Bar)를 마련하는 단계; 2개 이상의 적층 바아를, 가장 처음에 세라믹 시트가 적층된 면끼리 서로 마주보도록 하거나 또는 가장 마지막에 세라믹 시트가 적층된 면끼리 서로 마주보도록 일렬로 배치하여 적층체를 마련하는 단계; 상기 적층체를 압착하는 단계; 압착된 적층체를 제1 및 제2 내부 전극이 노출되도록 절단하고 소성하여 커패시터 바디를 마련하는 단계; 및 상기 커패시터 바디에 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법을 제공한다.

본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계에서, 상기 적층체는, 가장 처음에 세라믹 시트가 적층된 면이 상부에 위치하는 제2 적층 바아를 배치하고, 상기 제2 적층 바아 위에 가장 마지막에 세라믹 시트가 적층된 면이 상부에 위치하는 제1 적층 바아를 적층하여 형성할 수 있다.

본 발명의 실시 예에 따르면, 2개 이상의 세라믹 적층 유닛을 제조한 후, 이 적층 유닛들을 처음 적층된 면끼리 서로 마주보도록 하거나 또는 가장 마지막에 적층된 면끼리 서로 마주보도록 일렬로 배치한 후 압착하여 커패시터 바디를 형성함으로써, 커패시터 바디의 전체에서 내부 전극과 유전체층의 두께 편차를 줄이고 내부 전극의 단부 꺽임을 줄일 수 있는 효과가 있다.

도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 제1 적층 유닛에 포함되는 내부 전극을 나타낸 평면도이다.
도 3은 도 1의 제2 적층 유닛에 포함되는 내부 전극을 나타낸 평면도이다.
도 4는 도 1의 I-I'선 단면도이다.
도 5는 도 1의 II-II'선 단면도이다.
도 6은 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 도 1의 II-II'선 단면도이다.
도 7은 본 발명의 제3 다른 실시 예에 따른 적층형 커패시터에서 도 1의 II-II'선에 해당하는 단면을 나타낸 단면도이다.
도 8은 본 발명의 제3 실시 예에 따른 적층형 커패시터에서 도 1의 I-I'선에 해당하는 단면을 나타낸 단면도이다.
도 9는 본 발명의 제4 실시 예에 따른 적층형 커패시터에서 도 1의 II-II'선에 해당하는 단면을 나타낸 단면도이다.
도 10은 본 발명의 제5 실시 예에 따른 적층형 커패시터에서 도 1의 I-I'선에 해당하는 단면을 나타낸 단면도이다.
도 11은 본 발명의 제5 실시 예에 따른 적층형 커패시터에서 도 1의 II-II'선에 해당하는 단면을 나타낸 단면도이다.
도 12는 본 발명의 제6 실시 예에 따른 적층형 커패시터에서 도 1의 II-II'선에 해당하는 단면을 나타낸 단면도이다.
도 13은 종래의 적층형 커패시터에서 내부 전극의 폭의 범위와 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 내부 전극의 폭의 범위를 비교하여 나타낸 그래프이다.
도 14는 종래의 적층형 커패시터에서 내부 전극의 최대 폭과 최소 폭의 비율에 대한 범위와 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 하나의 적층 유닛 내에서의 내부 전극의 최대 폭과 최소 폭의 비율에 대한 범위를 비교하여 나타낸 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.

또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.

또한, 본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(101)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.

또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(101)의 제1 면(1)일 수 있다.

또한, 이하 설명하는 적층 유닛에서도, 적층 유닛의 X방향으로 서로 대향하는 양면은 제3 및 제4 면(3, 4)으로, Y방향으로 서로 대향하는 양면은 제5 및 제6 면(5, 6)으로 함께 정의하여 설명할 수 있다.

도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 제1 적층 유닛에 포함되는 내부 전극을 나타낸 평면도이고, 도 3은 도 1의 제2 적층 유닛에 포함되는 내부 전극을 나타낸 평면도이고, 도 4는 도 1의 I-I'선 단면도이고, 도 5는 도 1의 II-II'선 단면도이다.

도 1 내지 도 5를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(101)와 제1 및 제2 외부 전극(131, 132)을 포함한다.

그리고, 커패시터 바디(101)는 복수의 유전체층(111, 211)과, 유전체층(111, 211)을 사이에 두고 번갈아 배치되는 복수의 제1 내부 전극(121, 221)과 제2 내부 전극(122, 222)을 포함하는 2개 이상의 적층 유닛(110, 210)이 유전체층(111, 211)의 적층 방향인 Z방향을 따라 일렬로 배치되어 이루어진다.

이하, 본 실시 예에서는, 적층 유닛이 상측의 제1 적층 유닛과 하측의 제2 적층 유닛으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 필요시 적층 유닛은 3개 이상이 Z방향을 따라 일렬로 적층되어 커패시터 바디를 구성할 수 있다.

또한, 본 실시 예에서, 제2 적층 유닛은 제1 적층 유닛을 Z방향으로 180° 뒤집은 것으로서, 이하 적층 유닛의 구조에 대한 설명은 제1 적층 유닛을 기준으로 하여 설명하고 제2 적층 유닛에서 제1 적층 유닛과 중복되는 설명은 생략하지만, 이는 제2 적층 유닛에 대한 설명을 포함하는 것으로 본다.

도면 중 제2 적층 유닛에 대한 설명에서, 도면부호 211은 유전체층을 나타내고, 도면부호 221과 222는 제1 및 제2 내부 전극을 각각 나타내고, 도면부호 212 및 213은 커버를 나타낸다.

제1 적층 유닛(110)은 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 제1 적층 유닛(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

이때, 제1 적층 유닛(110)은 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 적층 유닛(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다

이러한 제1 적층 유닛(110)은 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 커버(112, 113)를 포함할 수 있다.

커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

이때, 커버(112, 113, 212, 213)의 두께는 제1 및 제2 적층 유닛(110, 210)이 커패시터 바디(101)를 구성할 때 외부의 충격 등에 의해 커패시터 바디(101)가 손상되는 것을 방지할 수 있도록 일정 수준 이상인 것이 바람직하다.

특히, 적층 유닛의 한쪽 면은 다른 적층 유닛과 접하는 면이 되므로, 인접한 내부 전극의 간격을 일정하게 유지하기 위해, 이렇게 다른 적층 유닛과 접하는 면이 되는 쪽의 커버의 두께를 반대 쪽 커버의 두께 보다 얇게 형성하는 것이 바람직하다.

예를 들어, 본 실시 예에서는, 제1 적층 유닛(110)의 경우 상부 커버(112)는 2층 이상의 유전체층을 적층하여 형성하고, 제2 적층 유닛(210)의 경우 하부 커버(212)는 2층 이상의 유전체층을 적층하여 형성하는 것이 바람직하다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 제1 적층 유닛(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

이렇게 제1 적층 유닛(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(101)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.

이때, 적층형 커패시터(100)의 정전 용량은 커패시터 바디(101)의 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

본 실시 예에서, 커패시터 바디(101)는, 제1 및 제2 적층 유닛(110, 210)이 고밀도 부분에 해당하는 면끼리 서로 마주보도록 배치될 수 있다.

이때, 도시하진 않았지만, 필요에 따라, 제1 및 제2 적층 유닛(110, 210)은 저밀도 부분에 해당하는 면끼리 서로 마주보도록 배치될 수도 있다.

한편, 커패시터 바디는, 제1 및 제2 적층 유닛(110, 210)이 가장 처음에 적층된 부분에 해당하는 면끼리 서로 마주보도록 배치될 수 있다.

이때, 필요에 따라, 제1 및 제2 적층 유닛(110, 210)은 가장 마지막에 적층된 부분에 해당하는 면끼리 서로 마주보도록 배치될 수도 있다.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되고, 제1 및 제2 적층 유닛(110, 210)에서 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.

이때, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 형성되는 도전층과 상기 도전층 상에 형성되는 도금층을 포함할 수 있다.

상기 도금층은 도전층 상에 형성되는 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121, 221)의 노출되는 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122, 222)의 노출되는 부분과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.

본 실시 예에서는, 제1 적층 유닛(110)의 경우, 상부가 저밀도 부분이 될 수 있고, 하부가 고밀도 부분이 될 수 있다.

이때, 제1 적층 유닛(110)의 경우, 적층 유닛 제조시, 상부가 가장 마지막에 적층된 부분이 되도록 할 수 있고, 하부가 가장 처음에 적층된 부분이 되도록 할 수 있다.

또한, 본 실시 예에서, 제2 적층 유닛(210)은 제1 적층 유닛(110)의 하측에 배치될 수 있다.

이러한 제2 적층 유닛(210)은, 상부가 고밀도 부분이 될 수 있고, 하부가 저밀도 부분이 될 수 있다.

이때, 제2 적층 유닛(210)의 경우, 적층 유닛 제조시, 상부가 가장 처음에 적층된 부분이 되도록 할 수 있고, 하부가 가장 마지막에 적층된 부분이 되도록 할 수 있다.

한편, 도 6을 참조하면, 제1 및 제2 적층 유닛(110', 210')은, 제1 또는 제2 내부 전극의 폭이 적층 유닛의 중간 부분에서 Z방향을 따라 상하로 갈수록 점진적으로 좁아지도록 형성될 수 있다.

즉, 제1 적층 유닛(110')의 제3 면에서 볼 때, 제1 내부 전극(121')은, Z방향으로 중간에 배치된 제1 내부 전극(121')의 Y방향으로의 폭이 가장 길고, Z방향을 따라 상하로 갈수록 제1 내부 전극(121')의 Y방향으로의 폭이 점진적으로 짧아지도록 형성될 수 있다.

또한, 도시하지는 않았지만, 제1 적층 유닛(110')의 제4 면에서 볼 때 제2 내부 전극의 경우에도 제1 내부 전극(121')과 대체로 유사한 형태 및 구조를 가질 수 있다.

또한, 제2 적층 유닛(210')의 제3 면에서 볼 때, 제1 내부 전극(221')은, Z방향으로 중간에 배치된 제1 내부 전극(221')의 Y방향으로의 폭이 가장 길고, Z방향을 따라 상하로 갈수록 제1 내부 전극(221')의 Y방향으로의 폭이 점진적으로 짧아지도록 형성될 수 있다.

또한, 도시하지는 않았지만, 제2 적층 유닛(210')의 제4 면에서 볼 때 제2 내부 전극의 경우에도 제1 내부 전극(221')과 대체로 유사한 형태 및 구조를 가질 수 있다.

이에, 커패시터 바디(101')의 제3 및 제4 면에서 각각 볼 때, Z방향으로 내부 전극의 노출된 형상이 Z방향을 따라 전체적으로 눈사람과 같은 형태를 이룰 수 있다.

또한, 제1 및 제2 적층 유닛(110', 210')은, 제1 또는 제2 내부 전극의 최대 폭을 W1으로, 제1 또는 제2 내부 전극의 최소 폭을 W2로 규정할 때, W2/W1≥0.96를 만족할 수 있다. 이러한 비율이 1에 가까울수록 내부 전극의 폭이 균일한 것이며, 따라서 본 실시 예에 따르면, 내부 전극의 두께 또한 전체적으로 균일하게 되어, 적층형 커패시터의 파괴 전압 특성이 향상될 있다.

도 14를 참조하면, 비교 예는 적층 유닛들을 상하로 배치한 것이 아니라 하단에서부터 내부 전극을 상측으로 적층하여 단일체로 구성한 커패시터 바디를 포함하는 적층형 커패시터이고, 실시 예는 본 발명의 제2 실시 예로서, 제1 및 제2 적층 유닛(110', 210')을 상하로 적층하여 이루어지는 커패시터 바디(101')를 포함하는 적층형 커패시터이다. 도 6에서, W1은 폭이 가장 긴 내부 전극의 폭을 나타내고, W2는 폭이 가장 짧은 내부 전극의 폭을 나타낸다.

비교 예의 경우, W2/W1의 상한 값은 0.953이고 하한 값은 0.947이며 평균 값은 0.950으로 모든 범위에서 0.960 보다 낮게 나타났고, 실시 예의 경우 상한 값은 0.976이고 하한 값은 0.965이고 평균 값은 0.970으로ㅗ W2/W1의 평균 값이 0.960 보다 높게 나타났다.

즉, 본 발명의 실시 예에 따르면, 커패시터 바디의 전체로 볼 때의 내부 전극의 폭의 편차도 줄어들지만, 각 적층 유닛으로 볼 때의 내부 전극의 폭의 편차도 비교 예에 비해 현저히 줄어드는 것을 확인할 수 있다.위와 같이, 본 실시 예에 따르면, 내부 전극의 폭 및 두께 편차를 감소시켜 파괴전압 특성을 향상시켜 절연 파괴에 강한 고신뢰성의 적층형 커패시터를 제공할 수 있다.

한편, 본 발명의 다른 실시 예에 따르면, 도 7 및 도 8에서와 같이, 제1 적층 유닛(110)과 제2 적층 유닛(210) 사이에 버퍼층(300)이 배치될 수 있다.

이러한 버퍼층(300)은 유전체층으로만 구성되므로, 유전체층과 내부 전극의 층간 단차의 영향을 줄여서 내부 전극의 불규칙한 변형을 더 억제하는 역할을 할 수 있다.

도 9를 참조하면, 제1 적층 유닛(110')과 제2 적층 유닛(210') 사이에 버퍼층(300)이 배치되고, 제1 및 제2 적층 유닛(110', 210')은, 제1 또는 제2 내부 전극의 폭이 적층 유닛의 중간 부분에서 Z방향을 따라 상하로 갈수록 점진적으로 좁아지도록 형성될 수 있다.

즉, 제1 적층 유닛(110')의 제3 면에서 볼 때, 제1 내부 전극(121')은, Z방향으로 중간에 배치된 제1 내부 전극(121')의 Y방향으로의 폭이 가장 길고, Z방향을 따라 상하로 갈수록 제1 내부 전극(121')의 Y방향으로의 폭이 점진적으로 짧아지도록 형성될 수 있다.

또한, 도시하지는 않았지만, 제1 적층 유닛(110')의 제4 면에서 볼 때 제2 내부 전극의 경우에도 제1 내부 전극(121')과 대체로 유사한 형태 및 구조를 가질 수 있다.

또한, 제2 적층 유닛(210')의 제3 면에서 볼 때, 제1 내부 전극(221")은, Z방향으로 중간에 배치된 제1 내부 전극(221')의 Y방향으로의 폭이 가장 길고, Z방향을 따라 상하로 갈수록 제1 내부 전극(221')의 Y방향으로의 폭이 점진적으로 짧아지도록 형성될 수 있다.

또한, 도시하지는 않았지만, 제2 적층 유닛(210')의 제4 면에서 볼 때 제2 내부 전극의 경우에도 제1 내부 전극(221')과 대체로 유사한 형태 및 구조를 가질 수 있다.

이에, 커패시터 바디의 제3 및 제4 면에서 각각 볼 때, Z방향으로 내부 전극의 노출된 형상이 Z방향을 따라 전체적으로 눈사람과 같은 형태를 이룰 수 있다.

도 10은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터에서 도 1의 I-I'선에 해당하는 단면을 나타낸 단면도이고, 도 11은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터에서 도 1의 II-II'선에 해당하는 단면을 나타낸 단면도이다.

도 10 및 도 11을 참조하면, 본 실시 예의 적층형 커패시터(100')는, 커패시터 바디(101")가 복수의 제1 적층 유닛(110')과 복수의 제2 적층 유닛(210')을 포함할 수 있다.

여기서, 제1 적층 유닛(110")은 저밀도 부분이 상부에 위치하는 구조를 가질 수 있다.

이때, 제1 적층 유닛(110')은 가장 마지막에 적층된 부분이 상부에 위치하는 구조를 가질 수 있다.

또한, 제2 적층 유닛(210')은 고밀도 부분이 상부에 위치하는 구조를 가질 수 있다.

이때, 제2 적층 유닛(210')은 가장 처음에 적층된 부분이 상부에 위치하는 구조를 가질 수 있다.

본 실시 예의 커패시터 바디(101")는 제2 적층 유닛(210')이 최하층에 위치한 상태에서, 제1 적층 유닛(110')과 제2 적층 유닛(210')이 Z방향으로 한번씩 번갈아 적층되어 이루어질 수 있다.

이때, 앞서 설명한 도 4에 도시된 실시 예와 적층형 커패시터의 전체 사이즈를 유사하게 제작하려면, 각 적층 유닛에 포함되는 유전체층과 내부 전극의 개수를 적절히 조정하면 될 것이다.

한편, 도 12에서와 같이, 커패시터 바디(10"')가 복수의 제1 및 제2 적층 유닛(110', 210')을 포함하는 경우, 제1 및 적층 유닛(110')은, 제1 또는 제2 내부 전극의 폭이 적층 유닛의 중간 부분에서 Z방향을 따라 상하로 갈수록 점진적으로 좁아지도록 형성될 수 있다.

또한, 제2 적층 유닛(210')은, 제1 또는 제2 내부 전극의 폭이 적층 유닛의 중간 부분에서 Z방향을 따라 상하로 갈수록 점진적으로 좁아지도록 형성될 수 있다.

이하, 본 발명의 일 실시 예에 따른 적층형 커패시터의 제조 방법에 대해 설명한다.

먼저, 복수의 세라믹 시트를 준비한다.

세라믹 시트는 적층 유닛의 유전체층을 형성하기 위한 것이다.

세라믹 시트는 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트 형상으로 제조할 수 있다.

이후, 세라믹 시트에 소정 두께로 도전성 페이스트를 인쇄하여 내부 전극을 형성한 후 복수의 세라믹 시트를 적층하여, 복수의 유전체층과, 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 적층 바아(Bar)를 마련한다.

다음으로, 2개의 적층 바아를, 고밀도 부분에 해당하는 면끼리 서로 마주보도록 하거나 또는 저밀도 부분에 해당하는 면끼리 서로 마주보도록 일렬로 배치하여 적층체를 마련한다.

이때, 세라믹 시트가 받는 적층 압은 누적되므로, 처음에 적층되는 면은 밀도가 가장 높고 마지막에 적층된 면은 밀도가 가장 낮아진다.

따라서, 적층체 마련시, 2개의 적층 바아를 가장 처음에 세라믹 시트가 적층된 면끼리 서로 마주보도록 일렬로 배치하거나, 또는 가장 마지막에 세라믹 시트가 적층된 면끼리 서로 마주보도록 일렬로 배치할 수 있다.

본 실시 예에서는, 고밀도 부분이 상부에 위치하는 제2 적층 바아를 배치한 후, 제2 적층 바아 위에 저밀도 부분이 상부에 위치하는 제1 적층 바아를 적층하여 적층체를 형성할 수 있다.

즉, 가장 처음에 세라믹 시트가 적층된 면이 상부에 위치하는 제2 적층 바아를 배치한 후, 제2 적층 바아 위에 가장 마지막에 세라믹 시트가 적층된 면이 상부에 위치하는 제1 적층 바아를 적층하여 적층체를 마련할 수 있다.

이때, 상하로 배치된 적층 바아의 얼라인먼트(alignment)를 위해, 각 적층 바아에 레이저 드릴(laser drill)로 홀(hole) 가공을 하고, 정합적층기 등을 이용할 수 있다.

한편, 상기 적층체는, 필요시 상하로 인접한 적층 바아 사이에 버퍼층을 더 배치하여 형성할 수 있다.

이를 위해서는, 하측의 제2 적층 바아의 상면에 하나 이상의 세라믹 시트를 적층하여 버퍼층을 형성한 후, 버퍼층 위에 제1 적층 바아를 적층할 수 있다.

그리고, 다른 실시 예로서, 상기 적층체를 마련하는 단계에서, 상기 적층체는, 복수의 제1 및 제2 적층 바아를 포함하고, 상기 제1 적층 바아와 상기 제2 적층 바아가 한번씩 번갈아 배치되도록 Z방향으로 적층하여 형성할 수 있다.

다음으로, 상기 적층체를 압착한다.

상기 적층체는, 제1 또는 제2 내부 전극의 폭이 제1 및 제2 적층 바아의 중간 부분에서 상하로 갈수록 점진적으로 좁아지는 형태로 형성될 수 있다.

다음으로, 압착된 적층체를 제1 및 제2 내부 전극이 양 단면을 통해 교대로 노출되도록 1개의 커패시터와 대응하는 영역마다 절단한 후 고온에서 소성하여 커패시터 바디를 마련한다.

다음으로, 상기 커패시터 바디에 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 도전성 페이스트를 도포하여 제1 및 제2 외부 전극을 형성한다.

일반적인 적층형 커패시터는, 하부 커버 위에 액티브 영역을 형성하고, 액티브 영역 위에 상부 커버를 적층한 후 압착하여 제조한다.

최근 들어 유전체층이 박층화되고 적층 수가 증가하면서, 커패시터 바디 내에서 내부 전극이 형성되는 액티브 영역과 내부 전극이 형성되지 않는 마진부 사이의 두께 차이가 커지고 있다.

이러한 두께 차이는 적층형 커패시터의 길이 방향 보다 폭 방향에서 더욱 심하게 발생한다.

이에 적층형 커패시터를 제조할 때 적층 및 가압 공정에서 층간 뭉그러짐을 유발하고, 이로 인해 마진부에서 층간 박리(Delamination) 또는 크랙(crack)이 발생하고, 습기, 도금액 및 이물질 등이 커패시터 바디의 내부로 침투함으로써 커패시터 바디의 신뢰성이 저하될 수 있다.

또한, 종래의 적층형 커패시터는, 압착 후의 커패시터 바디가 액티브 영역의 중간 부분이 액티브 영역의 상하부에 비해 튀어나온 팟벨리(potbelly)의 형상을 가진다.

이것은 앞서 설명한 유전체층과 내부 전극의 층간 단차 및 마진 상하부의 밀도 차이에 의해 발생한다.

즉, 적층체를 압착할 때 액티브 영역에서 상하부는 횡방향으로의 연신이 제한되지만 액티브 영역의 가운데 부분은 횡방향으로 더 많이 연신된다.

이에 커패시터 바디에서, 액티브 영역의 하측으로 갈수록 내부 전극의 두께가 증가하고, 마진부 쪽으로 갈수록 내부 전극의 두께가 증가하게 된다.

이때, 유전체층의 두께는 내부 전극과 반대의 경향을 보이면서 커패시터 바디의 액티브 영역이 전체적으로 팟벨리 형상이 되는 것이다.

이렇게 커패시터 바디의 액티브 영역이 전체적으로 팟밸리 형상이 되면, 적층형 커패시터가 절연 파괴 불량 및 쇼트(short) 불량에 취약해질 수 있다.

다시 말해, 종래의 적층형 커패시터는 적층체를 압착할 때 하부에 위치한 유전체층의 밀도가 높아지게 되는데, 이 경우 밀도가 높은 하부에 인접한 내부 전극은 덜 늘어나게 되고, 밀도가 낮은 상부에 인접한 내부 전극은 압착 부자재 및 상부 커버가 아래쪽으로 밀려들어오기 때문에 덜 늘어나게 되는 것이다.

하지만, 커패시터 바디에서 가운데 부분의 경우, 마진의 밀도가 상대적으로 낮아서 내부 전극이 자유롭게 늘어날 수 있기 때문에, 커패시터 바디의 내부 전극은 전체적으로 팟벨리(potbelly) 형태의 변형을 하는 것이다.

또한, 유전체층이 얇아지게 되면 유전체층의 단위 두께 당 전압이 높아지게 된다.

따라서, 적층형 커패시터에 낮은 전압을 인가하더라도 유전체층의 절연 파괴가 발생할 가능성이 높아진다.

특히, 적층형 커패시터의 폭 및 두께 방향 단면에서 볼 때, 내부 전극의 폭 방향의 양 단부는 압착 과정에서 내부 전극이 늘어나면서 쐐기 형상을 갖게 되어 노치(notch) 효과에 의해 전계 강도가 더욱 높아지게 된다.

따라서, 적층 방향으로 인접하는 내부 전극의 단부에서 높은 전계 강도가 중첩되면서 유전체층의 절연 파괴가 더욱 쉽게 발생하는 문제점이 있다.

그러나, 본 실시 예의 적층형 커패시터는, 커패시터 바디를 2개의 적층 유닛으로 구성하되, 2개의 적층 유닛을 고밀도에 해당하는 면이 대칭으로 서로 마주보도록 일렬로 배치한 후 압착하여 제조한다.

이에 커패시터 바디에서 액티브 영역의 가운데 부분은 마진의 밀도가 높아 내부 전극이 크게 늘어나지 않게 되고, 액티브 영역의 상하부는 마진의 밀도가 낮지만 커버에 의해 내부 전극의 늘어남이 제한되기 때문에, 커패시터 바디에 포함되는 내부 전극들이 전체적으로 균일하게 변형될 수 있다.

이렇게 내부 전극의 변형을 상하로 대칭이면서 균일한 구조로 만들게 되면, 커패시터 바디 내에서 유전체층과 내부 전극의 두께 편차를 줄일 수 있고, 내부 전극의 끝단이 꺽이는 현상도 줄일 수 있다.

따라서, 적층형 커패시터의 폭 방향의 액티브 영역과 마진부 사이의 두께 차이의 영향을 줄여 적층형 커패시터의 소형화 및 고용량화를 구현할 수 있고, 적층 및 가압 공정에서 층간 뭉그러짐에 의해 마진부에 주로 발생되는 층간 박리나 크랙을 방지할 수 있다.

또한, 적층형 커패시터의 신뢰성을 향상시킬 수 있고, 고전압 하에서의 절연 파괴를 방지할 수 있다.

한편, 본 발명에서 커패시터 바디를 구성하는 적층 유닛의 개수는 2개로 한정되는 것이 아니며, 적층 유닛의 개수는 3개 이상일 수도 있으며, 바람직하게 적층 유닛의 개수는 2의 배수일 수 있다.

예를 들어, 도 10 및 도 11에서와 같이, 적층 유닛의 총 개수가 4개로 앞서 설명한 실시 예에 비해 2배로 증가하면, 내부 전극들이 전체적으로 더 균일하게 변형될 수 있고, 이에 커패시터 바디 내에서 유전체층과 내부 전극의 두께 편차를 더 줄일 수 있고, 내부 전극의 끝단이 꺽이는 현상도 더 줄일 수 있다.

이로 인해, 적층형 커패시터(100')의 절연 파괴, 쇼트(short) 불량, 용량 저하 등의 문제를 더욱 효과적으로 개선할 수 있고, 적층형 커패시터의 신뢰성을 더 높일 수 있다.

도 13은 종래의 적층형 커패시터에서 내부 전극의 폭의 범위와 본 발명의 도 1 내지 도 5에 도시된 실시 예에 따른 적층형 커패시터에서 내부 전극의 폭의 범위를 비교하여 나타낸 그래프이다. 여기서, 적층형 커패시터는 길이와 폭이 각각 2.0mm, 1.2mm이고, 내부 전극의 적층 수는 총 900층이다.

도 13에서, #1은 커패시터 바디가 단일 적층체로 이루어진 종래의 적층형 커패시터에서 내부 전극들의 폭을 나타낸 것이고, #2는 도 1 내지 도 5에 도시된 적층형 커패시터에서 제2 적층 유닛에 포함되는 내부 전극들의 폭을 나타낸 것이고, #3은 도 1 내지 도 5에 도시된 적층형 커패시터에서 제1 적층 유닛에 포함되는 내부 전극들의 폭을 나타낸 것이다.

도 13을 참조하면, #2와 #3의 내부 전극의 평균 너비의 최대 값과 최소 값이 #1의 내부 전극의 평균 너비의 최대 값과 최소 값 보다 모두 작은 것을 알 수 있다.

또한, #1의 경우 커패시터 바디의 상부와 하부에서의 평균 전극 폭이 가장 작고, 중간 지점에서의 폭이 가장 큰 반면에, #2와 #3을 포함하는 본 발명의 일 실시 예의 경우 커패시터 바디의 상, 중, 하에서의 폭이 대체로 유사하고, 상중 및 중하에서의 폭도 대체로 유사한 것을 알 수 있다.

즉, 본 실시 예에 따르면, 커패시터 바디의 액티브 영역에서 내부 전극의 두께 편차를 줄일 수 있으며, 종래의 적층형 커패시터에서 커패시터 바디의 내부 전극의 형태인 팟벨리(potbelly) 형태가 수치적으로 개선되는 것을 확인할 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100, 100': 적층형 커패시터
101, 101', 101", 101'": 커패시터 바디
110, 110': 제1 적층 유닛
111, 211: 유전체층
112, 113, 212, 213: 커버
121, 121', 221, 221': 제1 내부 전극
122, 222: 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
210, 210': 제2 적층 유닛
300: 버퍼층

Claims (17)

1. 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 2개 이상의 적층 유닛이 유전체층의 적층 방향을 따라 일렬로 배치되어 이루어지는 커패시터 바디; 및
   상기 커패시터 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고,
   상기 커패시터 바디에서, 서로 인접한 적층 유닛은, 고밀도 부분에 해당하는 면끼리 서로 마주보거나 또는 저밀도 부분에 해당하는 면끼리 서로 마주보도록 배치되는 적층형 커패시터.
   
2. 제1항에 있어서,
   상기 커패시터 바디는, 서로 인접한 적층 유닛 사이에 배치되는 버퍼층을 더 포함하는 적층형 커패시터.
   
3. 제1항에 있어서,
   상기 커패시터 바디는, 저밀도 부분이 상부에 위치하는 제1 적층 유닛; 및 상기 제1 적층 유닛의 하측에 배치되고, 고밀도 부분이 상부에 위치하는 제2 적층 유닛; 을 포함하는 적층형 커패시터.
   
4. 제1항에 있어서,
   상기 커패시터 바디는, 저밀도 부분이 상부에 위치하는 제1 적층 유닛; 및 상기 제1 적층 유닛의 하측에 배치되고, 고밀도 부분이 상부에 위치하는 제2 적층 유닛; 을 포함하고,
   상기 제1 적층 유닛과 상기 제2 적층 유닛이 한번씩 번갈아 적층되어 이루어지는 적층형 커패시터.
   
5. 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 2개 이상의 적층 유닛이 유전체층의 적층 방향을 따라 일렬로 배치되어 이루어지는 커패시터 바디; 및
   상기 커패시터 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고,
   상기 각각의 적층 유닛은, 상기 제1 및 제2 내부 전극의 폭이 상기 적층 유닛의 중간 부분에서 상하로 갈수록 점진적으로 좁아지도록 형성되는 적층형 커패시터.
   
6. 제5항에 있어서,
   상기 커패시터 바디는, 서로 인접한 적층 유닛 사이에 배치되는 버퍼층을 더 포함하는 적층형 커패시터.
   
7. 제5항에 있어서,
   상기 적층 유닛은, 상기 제1 또는 제2 내부 전극의 최대 폭을 W1으로, 상기 제1 또는 제2 내부 전극의 최소 폭을 W2로 규정할 때, W2/W1≥0.96인 적층형 커패시터.
   
8. 복수의 세라믹 시트와, 상기 세라믹 시트를 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 적층 바아(Bar)를 마련하는 단계;
   2개 이상의 적층 바아를, 고밀도 부분에 해당하는 면끼리 서로 마주보도록 하거나 또는 저밀도 부분에 해당하는 면끼리 서로 마주보도록 일렬로 배치하여 적층체를 마련하는 단계;
   상기 적층체를 압착하는 단계;
   압착된 적층체를 제1 및 제2 내부 전극이 노출되도록 절단하고 소성하여 커패시터 바디를 마련하는 단계; 및
   상기 커패시터 바디에 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법.
   
9. 제8항에 있어서,
   상기 적층체를 마련하는 단계에서,
   상기 적층체는, 서로 인접한 적층 바아 사이에 버퍼층을 배치하여 형성하는 적층형 커패시터의 제조 방법.
   
10. 제8항에 있어서,
    상기 적층체를 마련하는 단계에서,
    상기 적층체는, 고밀도 부분이 상부에 위치하는 제2 적층 바아를 배치하고, 상기 제2 적층 바아 위에 저밀도 부분이 상부에 위치하는 제1 적층 바아를 적층하여 형성하는 적층형 커패시터의 제조 방법.
    
11. 제10항에 있어서,
    상기 적층체는, 복수의 제1 및 제2 적층 바아를 포함하고, 상기 제1 적층 바아와 상기 제2 적층 바아가 한번씩 번갈아 배치되도록 적층하여 형성하는 적층형 커패시터의 제조 방법.
    
12. 제8항에 있어서,
    상기 적층체를 마련하는 단계에서,
    상기 적층 바아의 얼라인먼트(alignment)는, 각 적층 바아에 레이저 드릴(laser drill)로 홀(hole) 가공을 한 후, 정합적층기를 이용하여 이루어지는 적층형 커패시터의 제조 방법.
    
13. 복수의 세라믹 시트와, 상기 세라믹 시트를 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 적층 바아(Bar)를 마련하는 단계;
    2개 이상의 적층 바아를, 가장 처음에 세라믹 시트가 적층된 면끼리 서로 마주보도록 하거나 또는 가장 마지막에 세라믹 시트가 적층된 면끼리 서로 마주보도록 일렬로 배치하여 적층체를 마련하는 단계;
    상기 적층체를 압착하는 단계;
    압착된 적층체를 제1 및 제2 내부 전극이 노출되도록 절단하고 소성하여 커패시터 바디를 마련하는 단계; 및
    상기 커패시터 바디에 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법.
    
14. 제13항에 있어서,
    상기 적층체를 마련하는 단계에서,
    상기 적층체는, 서로 인접한 적층 바아 사이에 버퍼층을 배치하여 형성하는 적층형 커패시터의 제조 방법.
    
15. 제13항에 있어서,
    상기 적층체를 마련하는 단계에서,
    상기 적층체는, 가장 처음에 세라믹 시트가 적층된 면이 상부에 위치하는 제2 적층 바아를 배치하고, 상기 제2 적층 바아 위에 가장 마지막에 세라믹 시트가 적층된 면이 상부에 위치하는 제1 적층 바아를 적층하여 형성하는 적층형 커패시터의 제조 방법.
    
16. 제15항에 있어서,
    상기 적층체는, 복수의 제1 및 제2 적층 바아를 포함하고, 상기 제1 적층 바아와 상기 제2 적층 바아가 한번씩 번갈아 배치되도록 적층하여 형성하는 적층형 커패시터의 제조 방법.
    
17. 제13항에 있어서,
    상기 적층체를 마련하는 단계에서,
    상기 적층 바아의 얼라인먼트(alignment)는, 각 적층 바아에 레이저 드릴(laser drill)로 홀(hole) 가공을 한 후, 정합적층기를 이용하여 이루어지는 적층형 커패시터의 제조 방법.

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