KR101499726B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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김종한
이규화
심재혁
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상하 측에 형성된 상부 및 하부 커버층; 및 상기 세라믹 본체의 양 단면에 형성된 헤드부와, 상기 헤드부에서 상기 세라믹 본체의 실장 면의 일부까지 연장되게 형성된 밴드부를 포함하는 제1 및 제2 외부 전극; 을 포함하며, 상기 상부 또는 하부 커버층의 두께를 C로, 상기 액티브층의 폭 방향 마진을 M으로, 상기 세라믹 본체의 폭-두께 방향 단면적을 Ac로, 상기 액티브층에서 상기 제1 및 제2 내부 전극이 두께 방향으로 오버랩된 부분의 폭-두께 방향 단면적을 Aa로, 상기 제1 또는 제2 외부 전극의 밴드부의 폭을 B로 규정할 때, 1.826≤C/M≤4.686이고, 0.2142≤Aa/Ac≤0.4911, 0.5050≤C/B≤0.9094인 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor) 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 들어 적층 세라믹 커패시터에 있어서, 상기의 어쿠스틱 노이즈의 정도가 품질을 결정하는 주요한 요소 중 하나로 자리매김하고 있다.
적층 세라믹 커패시터의 고용량화에 따라 유전체의 기계적 변형 량이 증가하는 것은 필수불가결한 현상이므로, 이를 해결하기 위한 다양한 접근이 이루어지고 있다.
이 중 기판과 적층 세라믹 커패시터를 접합하기 위해 사용되는 솔더(solder)의 양을 제어하여 어쿠스틱 노이즈를 제어하는 방법이 개시되어 있다.
그러나, 이 경우 솔더의 양을 줄이는 만큼 기판과 적층 세라믹 커패시터의 고착강도가 저하되며, 솔더의 양을 줄이더라도 어쿠스틱 노이즈의 큰 감소를 기대하기 어려웠다.
다른 방법으로, 적층 세라믹 커패시터의 내부 구조를 변화시키는 방법이 있다.
그러나, 상기 적층 세라믹 커패시터의 내부 구조를 변화시키는 방법은 일반적으로 제품의 크기나 형태 자체가 변화되는 경우가 많아, 그에 따른 적절한 실장 방법을 별도로 도입해야 하는 과제가 남게 되었다.
또 다른 방법으로, 적층 세라믹 커패시터의 실장 방향을 제어하는 방법이 있다.
그러나, 상기 적층 세라믹 커패시터의 실장 방향을 제어하는 방법은 별도의 실장 방향의 정렬이 필요하므로 별도의 선행 공정이 필요한 단점이 존재한다.
한편, 적층 세라믹 커패시터는 소성이 완료된 세라믹 본체에 외부 전극을 형성하여 소성하는 공정을 진행하게 된다.
이때, 소성 중에 스트레스가 발생되며, 상기 스트레스에 의해 방사 크랙이 발생될 수 있다.
특히, 적층 세라믹 커패시터의 용량을 극대화시키기 위해 커버층의 두께를 감소시키게 되면 이러한 방사 크랙에 더 취약해질 수 있다.
국내특허공개공보 제2006-0082671호 일본특허공개공보 제2012-028458호
당 기술 분야에서는, 일반적으로 규격화된 적층 세라믹 커패시터의 형태로 제작되며 수평 또는 수직의 실장 방향의 구분 없이 동일한 형태로 실장 하더라도 최소화된 어쿠스틱 노이즈 만을 발생시킬 수 있으며, 외부 전극을 도포한 후 소성하는 과정에서 발생되는 스트레스에 의한 방사 크랙을 억제할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상하 측에 형성된 상부 및 하부 커버층; 및 상기 세라믹 본체의 양 단면에 형성된 헤드부와, 상기 헤드부에서 상기 세라믹 본체의 실장 면의 일부까지 연장되게 형성된 밴드부를 포함하는 제1 및 제2 외부 전극; 을 포함하며, 상기 상부 또는 하부 커버층의 두께를 C로, 상기 액티브층의 폭 방향 마진을 M으로, 상기 세라믹 본체의 폭-두께 방향 단면적을 Ac로, 상기 액티브층에서 상기 제1 및 제2 내부 전극이 두께 방향으로 오버랩된 부분의 폭-두께 방향 단면적을 Aa로, 상기 제1 또는 제2 외부 전극의 밴드부의 폭을 B로 규정할 때, 1.826≤C/M≤4.686이고, 0.2142≤Aa/Ac≤0.4911, 0.5050≤C/B≤0.9094인 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극의 헤드부의 두께를 H로 규정할 때, 1.5≤C/H의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극의 밴드부의 폭은 260 ㎛ 보다 크게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는 10 uF 이상의 용량을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 폭과 두께의 차이는 15 % 이하일 수 있다.
제1항에 있어서, 상기 유전체층의 두께는 0.9 내지 1.75 ㎛일 수 있다.
제1항에 있어서, 상기 액티브층의 폭 방향 마진은 90 ㎛ 이상일 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 위에 설치된 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터를 수직 실장하거나 수평 실장하는 경우에서 발생되는 어쿠스틱 노이즈가 둘 다 큰 차이가 없는 최소화된 크기를 갖도록 함으로써 칩의 실장 방향성을 없앨 수 있는 효과가 있다.
또한, 외부 전극의 밴드부의 폭과 커버층의 두께의 비를 조절하여, 외부 전극을 도포한 후 소성하는 과정에서 발생되는 스트레스에 의한 방사 크랙을 억제할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 B-B'선 단면도이다.
도 4는 도 1의 적층 세라믹 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 형태들을 명확하게 설명하기 위해 세라믹 본체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층(115), 상부 및 하부 커버층(112, 113) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상과 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
이때, 세라믹 본체(110)의 길이와 폭의 차이는 바람직하게 15 % 이하가 될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 유전체층(111)의 서로 대향하는 두께 방향의 면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 대향하는 길이 방향의 면을 제1 및 제2 단면(3, 4)으로, 제1 및 제2 단면(3, 4)과 수직으로 교차하며 서로 대향하는 폭 방향의 면을 제1 및 제2 측면(5, 6)으로 정의하기로 한다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(115)과, 상하 마진부로서 액티브층(115)의 상하 측에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 번갈아 반복적으로 적층하여 형성될 수 있다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 액티브층(115)의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(115)의 상하 면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 1 층의 두께는 0.9 ㎛ 이상이 되도록 구성할 수 있으며, 바람직하게는 0.9 내지 1.75 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
유전체층(111)의 두께가 0.9 ㎛ 미만인 경우 내전압 특성의 열화가 발생할 수 있으며, 유전체층(111)의 두께가 1.75 ㎛를 초과하는 경우 용량 구현율이 기준치에 비해 낮게 나타날 수 있다.
본 실시 형태에서는 종래의 적층 세라믹 커패시터에 비해 상하로 인접한 내부 전극의 간격을 줄임으로써 동일 칩 사이즈에서 상대적으로 적은 내부 전극 적층 수로 동일한 용량을 구현할 수 있으며, 이에 상부 및 하부 커버층을 일정 두께로 확보할 수 있어, 내부 전극의 크랙을 방지하면서 어쿠스틱 노이즈를 저감시킬 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 일면에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브층(115)에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이때, 제1 및 제2 내부 전극은 적층 세라믹 커패시터의 용량의 10 uF 이상이 되도록 적층할 수 있다.
이러한 제1 또는 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예컨대, 제1 또는 제2 내부 전극(121, 122)의 두께가 0.2 ㎛ 미만인 경우 전극연결성 및 내전압 특성이 저하될 수 있으며, 제1 또는 제2 내부 전극(121, 122)의 두께가 1.0 ㎛를 초과하는 경우 액티브영역(115)과 마진의 단차에 의해 디라미네이션(delamination)이 심화될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면(3, 4)을 각각 덮도록 형성된다.
또한, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면(3, 4)에 형성된 제1 및 제2 헤드부(131a, 132a)와, 제1 및 제2 헤드부(131a, 132a)에서 실장 면인 제1 주면(1)의 일부까지 각각 연장되게 형성된 제1 및 제2 밴드부(131b, 132b)를 포함한다.
이때, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 헤드부(131a, 132a)에서 실장 반대 면인 제2 주면(2)의 일부까지 연장되게 형성된 밴드부를 각각 더 가질 수 있다.
이 경우 상부 및 하부 커버층(112, 113)의 두께(C)를 동일하게 형성하는 경우, 기판에 실장시 적층 세라믹 커패시터(100)의 실장 방향성을 없앨 수 있다.
이때, 제1 및 제2 밴드부(131b, 132b)의 폭이 지나치게 작아지면 외부 전극의 고착 강도가 저하되는 문제점이 발생할 수 있다.
제1 또는 제2 밴드부(131b, 132b)의 바람직한 폭은 260 ㎛ 보다 큰 것이며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 전기적 특성 및 어쿠스틱 노이즈에 대한 관계를 설명한다.
도 2는 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 도 1의 적층 세라믹 커패시터를 A-A'선으로 절단하여 개략적으로 도시한 단면도이다.
도 2를 참조하여 상부 및 하부 커버층(112, 113)의 두께를 각각 C로, 액티브층(115)의 폭 방향 마진을 M으로, 세라믹 본체(110)의 폭-두께 방향 단면적을 Ac로, 액티브층(115)의 폭-두께 방향 단면적을 Aa로 규정한다.
여기서, 액티브층(115)의 폭 방향 마진(M)은 제1 및 제2 내부 전극(121, 122)이 오버랩된 부분의 단부에서 세라믹 본체(110)의 일 측면까지의 거리를 의미한다.
종래의 적층 세라믹 커패시터는 유전재료의 압전 특성으로 인해 전원 인가시 액티브층에 어쿠스틱 노이즈가 발생하고, 특히 고용량 적층 세라믹 커패시터의 경우 이러한 압전 특성이 증가하면서 어쿠스틱 노이즈의 발생이 심화될 수 있다.
이러한 어쿠스틱 노이즈는 필드(field)의 인가 방향으로 발생하는 스트레인(strain)이 주된 원인이므로, 액티브층의 상하 측에 마진부를 크게하여 어쿠스틱 노이즈를 줄일 수 있다.
또한, 어쿠스틱 노이즈는 적층 세라믹 커패시터가 수직 실장인지 수평 실장인지에 따라 그 크기가 다르므로, 적층 세라믹 커패시터를 기판에 실장할 때 실장 방향을 정확하게 확인하여 실장해야 할 뿐만 아니라, 실장 방향이 잘못된 경우 어쿠스틱 노이즈가 설계에 비해 크게 발생되는 문제점이 있었다.
본 실시 형태에 따르면, C/M은 1.826≤C/M≤4.686의 범위를 만족하며, Aa/Ac는 0.2142≤Aa/Ac≤0.4911의 범위를 만족하는 경우, 적층 세라믹 커패시터를 수직 실장하거나 수평 실장하는 두 경우에서 발생되는 어쿠스틱 노이즈의 차이를 최소화시킬 수 있다. 즉, 적층 세라믹 커패시터를 수직 실장하거나 수평 실장하는 경우의 어쿠스틱 노이즈의 값이 거의 비슷하다.
상기 C/M가 1.826 미만인 경우 어쿠스틱 노이즈의 감소 효과가 없을 뿐만 아니라 적층 세라믹 커패시터를 수평 실장하는 경우 수직 실장에 비해 어쿠스틱 노이즈가 크게 발생할 수 있다.
또한, 상기 C/M가 4.686을 초과하는 경우 유전체층의 마진이 너무 협소하여 적층체를 하나의 칩으로 절단하는 과정에서 절단 불량이 발생할 수 있는 확률이 높아지게 된다.
또한, 상기 Aa/Ac 값이 0.2142 미만인 경우 용량이 설계 요구치에 비해 부족하게 나오는 문제점이 발생할 수 있으며, 상기 Aa/Ac 값이 0.4911을 초과하는 수평실장과 수직실장에서의 어쿠스틱 노이즈의 비가 1.1을 초과하여 상이하게 발생하는 문제점이 있을 수 있다.
따라서, 적층 세라믹 커패시터가 1.826≤C/M≤4.686이고, 0.2142≤Aa/Ac≤0.4911의 범위를 만족하는 경우, 용량을 확보하면서, 칩의 실장 방향성을 없애 적층 세라믹 커패시터가 기판에 잘못된 방향으로 실장되어 어쿠스틱 노이즈가 크게 발생되는 것을 방지할 수 있으며, 적층체를 하나의 칩으로 절단하는 과정에서 절단 불량이 발생하는 것을 방지할 수 있다.
도 3은 적층 세라믹 커패시터의 외부 전극 밴드부의 폭과 커버층의 두께의 비와 방사 크랙, 외부 전극의 고착 강도 및 정전 용량 간의 관계를 설명하기 위해 도 1의 적층 세라믹 커패시터를 B-B'선으로 절단하여 개략적으로 도시한 단면도이다.
도 3을 참조하여 상부 및 하부 커버층(112, 113)의 두께를 각각 C로, 제 또는 제2 외부 전극(131, 132)의 제1 또는 제2 밴드부(131b, 132b)의 폭을 B로, 제1 또는 제2 외부 전극(131, 132)의 제1 또는 제2 헤드부(131a, 132a)의 두께를 H로 규정한다.
일반적으로 적층 세라믹 커패시터는 소성이 완료된 세라믹 본체에 외부 전극을 형성하여 소성하는 공정을 진행하게 된다.
이때, 소성 중에 스트레스가 발생되며, 상기 스트레스에 의해 방사 크랙이 발생될 수 있다.
특히, 적층 세라믹 커패시터의 용량을 극대화시키기 위해 커버층의 두께를 감소시키게 되면 이러한 방사 크랙에 더 취약해질 수 있다.
본 실시 형태에 따르면, C/B는 0.5050≤C/B≤0.9094의 범위를 만족하는 경우, 제1 및 제2 외부 전극(131, 132)의 고착 강도를 일정 수준으로 유지하고 설계 상의 용량을 구현하면서 방사 크랙을 방지할 수 있다.
상기 C/B가 0.5050 미만인 경우 방사 크랙이 발생할 수 있으며, 상기 C/B가 0.9094를 초과하는 경우 적층 세라믹 커패시터의 용량이 설계 보다 적게 나타날 수 있다.
또한, C/H가 1.5 미만인 경우 방사 크랙이 발생할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 4는 도 1의 적층 세라믹 커패시터가 기판에 실장된 상태를 도시한 사시도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)의 제1 및 제2 내부 전극(121, 122)이 실장 면에 대해 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 기판(210)을 향하게 배치된 상태로 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
일반적으로 적층 세라믹 커패시터(100)에서 어쿠스틱 노이즈가 발생하는 이유는 적층 세라믹 커패시터(100)에 전계를 인가할 경우 유전체층(111)의 역압전 특성으로 인해 적층 세라믹 커패시터(100)의 액티브층에서 전계를 받은 유전물질의 물리적인 변형이 발생하여 적층 세라믹 커패시터(100) 표면의 변위를 발생시키기 때문이다.
이때, 적층 세라믹 커패시터(100) 표면에서 발생하는 변위는 유전체층(111)의 변형에 의해 발생하는 힘에 의해 상부 또는 커버층(112, 113)이 변형되기 때문으로 생각할 수 있다.
즉, 상부 또는 하부 커버층(112, 113)이 휘어진다고 생각할 수 있으며, 이러한 상부 또는 하부 커버층(112, 113)의 변형량은 (상부 또는 하부 커버층의 길이/상부 또는 하부 커버층의 두께)3 에 비례하게 된다.
따라서, 적층 세라믹 커패시터(100)는 규격화된 사이즈를 갖고 있는바, 적층 세라믹 커패시터(100) 자체의 변형량을 감소시켜 어쿠스틱 노이즈를 감소시키기 위해서는 상부 또는 하부 커버층(112, 113)의 두께를 증가시킬 수 있다.
한편, 상기 전계에 의한 유전체층(111)의 변형은 포이송 효과(Poisson Effect)에 의해 두께 방향의 변형에서 그치지 않고 폭 방향의 변형도 야기하게 된다.
이때, 발생하는 변형량은 (세라믹 본체의 길이(T)/액티브층의 폭 방향 마진(M)) 3에 비례하게 된다.
일반적으로 적층 세라믹 커패시터(100)에서 두께 방향의 변위가 폭 방향의 변위에 비해 크게 발생하므로, 어쿠스틱 노이즈가 수직 실장형에서 수평 실장형에 비해 더 저감될 수 있다.
일 예로서, 적층 세라믹 커패시터의 길이×폭이 0.6×0.3(mm)인 경우 수직 실장형의 어쿠스틱 노이즈는 약 38 dB이었고, 수평 실장형의 경우 어쿠스틱 노이즈는 약 40 dB이었다.
또한, 적층 세라믹 커패시터의 길이×폭이 0.4×0.2(mm)인 경우 수직 실장형의 어쿠스틱 노이즈는 약 38 dB이었고, 수평 실장형의 경우 어쿠스틱 노이즈는 약 40dB이었다.
따라서, 실장 방향에 따라 동등한 수준의 어쿠스틱 노이즈를 구현하기 위해서는 상부 및 하부 커버층의 두께를 일반적인 적층 세라믹 커패시터에 비해 더 두껍게 적용할 필요가 있으며, 다만 상기 상부 및 하부 커버층의 두께가 너무 두꺼워지는 경우 오히려 폭 방향의 변위가 두께 방향의 변위에 비해 커지게 되므로 적정 범위가 필요함을 알 수 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(Carrier Film) 상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린 등을 이용하여 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되도록 제1 또는 제2 내부 전극을 형성한다.
상기 세라믹 그린 시트를 상기 제1 및 제2 내부 전극이 번갈아 배치되도록 복수 개 적층하여 적층체를 형성한다.
이때, 상기 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 상기 적층체의 상면 및 하면에 각각 적층하여 상부 및 하부 커버층을 형성한다.
다음으로, 상기 상부 및 하부 커버층이 형성된 적층체를 약 85 ℃에서 약 1,000 kg·f/cm2 의 압력 조건으로 등압압축성형(isostatic pressing) 하였다.
이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 약 60 시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200 ℃에서 제1 및 제2 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체를 마련하였다.
여기서, 상기한 제조 공정상의 조건들은 하나의 예시이며, 본 발명의 적층 세라믹 커패시터를 제조하는 세부적인 조건은 경우에 따라 다양하게 변경될 수 있음은 물론이다.
이때, 소성 후 상기 세라믹 본체(110)의 길이×폭×두께(L×W×T)는 약 2.0 mm × 1.2 mm × 1.2 mm였다.
다음으로, 상기 세라믹 본체의 제1 및 제2 단면에 제1 및 제2 외부 전극을 각각 형성하는 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
여기서, 상기 적층 세라믹 커패시터의 길이×폭×두께의 제작 공차는 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실장하고자 하는 기판에 수직 또는 수평으로 실장하였다.
하기 실험에 사용된 적층 세라믹 커패시터는 서로 동일한 액티브영역을 가지며, 상부 또는 하부 커버층의 두께와 세라믹 본체의 폭 방향 마진만을 조절한 후 어쿠스틱 노이즈를 측정한다.
이때, 어쿠스틱 노이즈는 유전 특성에 기인하는 값이므로, 실험에 사용된 적층 세라믹 커패시터의 유전 용량은 모두 10 uF 정도의 값을 갖도록 조정하였으며, 적어도 10.3 uF는 초과하지 않도록 조정하였다.
하기 표 1에서, HN은 적층 세라믹 커패시터가 기판에 수평 실장된 경우의 어쿠스틱 노이즈 값을, VN은 적층 세라믹 커패시터가 기판에 수직 실장된 경우의 어쿠스틱 노이즈 값을 각각 나타낸다.
# W(um) T(um) M(um) C(um) C/M HN(dB) VN(dB) HN/VN 절단
불량
여부
1 1118 1122 136 121 0.890 47.6 36.8 1.29 OK
2 1120 1137 138 138 1.000 46.7 36.7 1.27 OK
3 1124 1157 142 159 1.120 47.1 36.6 1.29 OK
4 1121 1175 143 177 1.238 46.4 35.3 1.31 OK
5 1120 1200 141 202 1.433 45.6 35.7 1.28 OK
6 1118 1216 140 221 1.579 42.3 36.1 1.17 OK
7 1122 1251 142 248 1.746 41.8 36.6 1.14 OK
8* 1125 1198 143 297 2.077 36.9 37.6 0.98 OK
9 1101 1102 119 97 0.815 48.7 36.4 1.34 OK
10 1102 1121 122 121 0.992 47.2 37.1 1.27 OK
11 1101 1137 121 140 1.157 47.4 37.4 1.27 OK
12 1101 1158 118 158 1.339 45.9 37.2 1.23 OK
13 1096 1179 120 181 1.508 44.3 36.9 1.20 OK
14 1097 1199 124 202 1.629 42.7 37.5 1.14 OK
15* 1103 1217 121 221 1.826 41.3 37.9 1.09 OK
16* 1100 1251 123 247 2.008 39.6 37.6 1.05 OK
17* 1100 1302 124 303 2.444 38.8 38.1 1.02 OK
18* 1098 1302 122 348 2.852 38.4 37.8 1.02 OK
19* 1099 1398 117 403 3.444 37.6 38.3 0.98 OK
20* 1099 1451 116 447 3.853 36.7 38.6 0.95 OK
21* 1103 1501 121 498 4.116 36.1 39.3 0.92 OK
22* 1102 1552 118 553 4.686 35.2 38.6 0.91 OK
23 1101 1598 120 596 4.967 33.5 40.8 0.82 OK
24 1082 1120 102 121 1.186 46.7 38.2 1.22 OK
25 1081 1139 101 138 1.366 45.3 38.5 1.18 OK
26 1082 1161 100 158 1.580 44.2 37.9 1.17 OK
27 1081 1179 101 181 1.792 43.7 38.8 1.13 OK
28* 1083 1201 103 203 1.971 41.2 39.4 1.05 OK
29* 1081 1218 99 222 2.242 39.7 39.1 1.02 OK
30* 1080 1251 96 251 2.615 38.1 39.8 0.96 OK
31* 1080 1304 101 304 3.010 37.4 40.2 0.93 OK
32 1061 1121 81 123 1.519 45.3 37.5 1.21 NG
33 1060 1139 80 138 1.725 44.1 38.4 1.15 NG
34* 1059 1161 79 157 1.987 42.9 39.3 1.09 NG
35* 1161 1178 77 181 2.351 42.7 39.7 1.08 NG
36* 1059 1202 76 200 2.632 41.2 39.6 1.04 NG
37* 1062 1221 80 222 2.775 39.2 39.4 0.99 NG
38* 1063 1251 80 247 3.088 38.5 40.4 0.95 NG
39* 1062 1301 82 303 3.695 37.2 40.2 0.93 NG
40* 1058 1352 78 351 4.500 36.8 40.3 0.91 NG
41 1061 1398 83 398 4.795 35.7 40.7 0.88 NG
42 1061 1451 77 447 5.805 34.3 40.5 0.85 NG
43 1058 1502 83 498 6.000 32.8 41.7 0.79 NG
44 1060 1547 81 549 6.778 31.1 41.6 0.75 NG
45 1059 1603 79 600 7.595 29.7 42.1 0.71 NG
46 1139 1103 59 98 1.661 43.6 37.5 1.16 NG
47* 1042 1121 62 118 1.903 41.5 38.1 1.09 NG
48* 1041 1128 61 132 2.164 40.8 38.3 1.07 NG
49* 1038 1157 58 158 2.724 40.2 38.2 1.05 NG
50* 1042 1176 62 179 2.887 39.7 38.7 1.03 NG
51* 1039 1203 66 202 3.061 38.6 39.8 0.97 NG
52* 1038 1152 53 247 4.660 37.2 40.9 0.91 NG
53 1041 1301 54 303 5.611 35.8 41.6 0.86 NG
54 1045 1351 61 352 5.770 35.1 42.1 0.83 NG
55 1036 1400 63 406 6.444 34.8 42.5 0.82 NG
상기 표 1을 참조하면, C/M 값의 범위가 1.826 내지 4.686인 시료 8, 15-22, 28-31, 34-40 및 47-52에서 적층 세라믹 커패시터가 수평 실장된 경우의 어쿠스틱 노이즈 HN과 적층 세라믹 커패시터가 수직 실장된 경우의 어쿠스틱 노이즈 VN의 비(HN/VN)가 0.9 내지 1.1의 범위로 근소하게 나타나는 것을 확인하였다.
따라서, 수평 또는 수직 실장 방향에 상관없이 적층 세라믹 커패시터의 일정한 어쿠스틱 노이즈를 구현하기 위한 상기 C/M의 값은 1.826≤C/M≤4.686의 범위를 만족하는 것을 알 수 있다.
또한, 상기 C/M 값이 1.826≤C/M≤4.686의 범위를 만족하는 경우, 세라믹 본체의 폭(W)와 두께(T)의 차이가 15% 이하인 것을 확인하였다.
또한, 액티브층의 폭 방향 마진(M)의 크기가 90 ㎛ 미만인 시료 32 내지 55에서 절단 불량을 확인하였다.
따라서, 제품의 절단 불량을 방지할 수 있는 액티브층의 폭 방향 마진(M)은 90 ㎛ 이상임을 알 수 있다.
또한, 커버층의 두께(C)를 지나치게 증가시킨 시료 17-23, 31, 39-45 및 53-55에서는 완성된 칩의 사이즈가 지나치게 커져서 규격화된 적층 세라믹 커패시터의 사이즈 규격을 충족시킬 수 없음을 알 수 있다.
하기 표 2는 세라믹 본체의 폭-두께 방향 단면적(Ac)과 액티브층에서 제1 및 제2 내부 전극이 두께 방향으로 오버랩된 부분의 폭-두께 방향 단면적(Aa)의 비(Aa/Ac)를 나타낸다.
상기 Aa/Ac는 적층 세라믹 커패시터의 세라믹 본체의 폭 방향 중심부에서 두께 방향으로 절개한 단면을 주사전자현미경으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
# Aa/Ac
(%)		 용량구현율
(%)		 내전압(V) 수평실장 수직실장 HN/VN
1 62.05 283% 110 48.3 39.4 1.23
2 56.54 256% 112 46.1 38.6 1.19
3 50.99 228% 108 41.9 36.9 1.14
4 49.11 223% 114 37.7 36.1 1.04
5 48.04 220% 112 36.8 35.8 1.03
6 45.87 214% 116 36.5 34.7 1.05
7 42.03 195% 116 35.8 33.4 1.07
8 27.18 122% 109 33.6 32.3 1.04
9 22.15 108% 110 32.8 31.8 1.03
10 21.42 101% 107 31.2 30.7 1.02
11 19.17 87% 116 29.6 30.5 0.97
12 18.26 81% 115 27.4 29.1 0.94
상기 표 2를 참조하면, 모든 시료에서 내전압은 대체로 유사하게 나타났으며, Aa/Ac 값의 범위가 0.2142 내지 0.4911인 시료 4 내지 시료 10에서 용량 구현율이 100 % 이상이면서 수평실장과 수직실장의 어쿠스틱 노이즈가 유사하게 나타남을 확인하였다.
상기 Aa/Ac 값이 0.2142 미만인 시료 11 및 12에서는 용량구현이 100% 미만으로 나오는 문제점이 발생하였고, 상기 Aa/Ac 값이 0.4911을 초과하는 시료 1 내지 3에서는 수평실장과 수직실장에서의 어쿠스틱 노이즈의 비가 1.1을 초과하는 문제점이 발생하였다.
한편, 적층 세라믹 커패시터의 정전용량은 내부 전극간 거리에 반비례하므로, 유전체층의 두께를 감소시키면 정전용량을 증가시킬 수 있다.
또한, 적층 세라믹 커패시터의 내전압 특성은 내부 전극간에 전위차를 인가할 경우 발생하는 전기장(Electric Field, E)=V/d의 식을 만족하므로, 내부 전극간 거리가 가까워질수록 증가하게 된다.
또한, 재료의 고유물성인 절연 내력(Dielectric Strength) 보다 큰 전기장이 인가될 경우 파괴(Break Down)가 발생하게 되므로, 유전체층의 두께가 감소했을 때 동일한 전위가 인가될 경우, 인가되는 전기장의 세기는 증가하게 되어 내전압 특성이 취약해지게 된다.
즉, 동일한 정전용량을 구현하기 위하여 유전체층의 두께를 감소시킬 때 발생하는 열화 현상을 제어할 수 있다면 정전용량 밀도(capacitance density)를 더 증가시킬 수 있다.
하기 표 3은 유전체층의 두께를 조절한 후 측량된 적층 세라믹 커패시터의 용량 구현율 및 내전압 특성을 나타낸 것이다.
# 유전체층
두께(um)		 적층수 용량구현율
(%)		 내전압(V)
1 0.448 590 752% 5
2 0.640 520 455% 60
3 0.800 475 328% 85
4 0.901 450 281% 112
5 1.152 395 192% 144
6 1.792 307 96% 224
7 2.816 225 45% 332
상기 표 3을 참조하면, 유전체층의 두께가 감소하면 내전압이 감소하고 정전 용량이 증가하는 것을 확인할 수 있다.
또한, 유전체층의 두께가 0.5 ㎛ 미만으로 감소하는 시료 1의 경우 급격한 내전압 특성 열화가 발생하는 것을 확인할 수 있다.
이러한 급격한 내전압 특성의 열화가 발생하는 세라믹 그린 시트의 두께는 BT 분말 사이즈가 감소함에 따라 더 얇은 세라믹 그린 시트의 영역으로 이동하게 된다.
상기 표 3에 따르면, 유전체층의 두께가 0.9 ㎛ 이상인 시료 4 내지 7에서 적층 수가 500 미만임에도 내전압이 100V 이상으로 나타났다.
그러나, 유전체층의 두께가 1.75를 초과하는 시료 6 및 7의 경우 용량 구현율이 100 % 보다 낮게 나타났다.
따라서, 내전압과 용량구현율의 기준치를 동시에 만족시키는 유전체층의 두께는 0.9 내지 1.75 ㎛임을 확인할 수 있다.
하기 표 4는 적층 세라믹 커패시터의 외부 전극 밴드부의 폭과 커버층의 두께의 변화에 따른 방사 크랙 발생 여부, 외부 전극의 고착 강도 불량 여부 및 정전 용량의 기준치 만족 여부를 각각 나타낸다.
# B(um) C(um) C/B (%) 크랙발생
여부		 고착강도 정전용량
1 395 103 25.95 발생 O ◎
2 398 129 32.39 발생 O ◎
3 396 159 40.06 발생 O ◎
4 400 191 47.81 발생 O ◎
5 399 223 55.80 미발생 O ◎
6 395 258 65.19 미발생 O O
7 398 316 79.56 미발생 O O
9 374 104 27.76 발생 O ◎
10 375 130 34.67 발생 O ◎
11 371 158 42.42 발생 O ◎
12 374 189 50.50 미발생 O ◎
13 370 229 61.82 미발생 O ◎
14 373 250 67.11 미발생 O O
15 370 316 85.47 미발생 O O
16 375 371 99.00 미발생 O X
17 346 101 29.24 발생 O ◎
18 349 129 36.92 발생 O ◎
19 346 155 44.77 발생 O ◎
20 344 189 54.91 미발생 O ◎
21 350 228 65.00 미발생 O ◎
22 345 251 72.83 미발생 O O
23 345 314 90.94 미발생 O O
24 348 370 106.47 미발생 O X
25 325 103 31.54 발생 X ◎
26 319 129 40.39 발생 X ◎
27 324 190 58.69 미발생 X ◎
28 321 255 79.38 미발생 X O
29 321 366 114.01 미발생 X X
여기서, B는 제1 또는 제2 외부 전극의 제1 또는 제2 밴드부의 폭을, C는 상부 또는 하부 커버층의 두께를 나타낸다.
크랙 발생 여부는 각 조건 별로 1000개의 적층 세라믹 커패시터를 검사하여 이 중 1개의 적층 세라믹 커패시터에서라도 방사 크랙이 발생하면 크랙 발생으로 나타냈다.
고착 강도는 각 조건 별로 1000개의 적층 세라믹 커패시터를 검사하여 이 중 1개의 적층 세라믹 커패시터에서라도 외부 밴드가 세라믹 본체에서 분리된 경우는 X로 하였다.
정전 용량에서, ◎는 설계 치 대비 100% 이상의 용량 구현이 가능한 경우(우수)이고, ○는 설계 치 대비 90% 이상의 용량 구현이 가능한 경우(양호)이고, ×는 정전 용량이 설계 치에 미치지 못하는 경우(불량)이다.
상기 표 4를 참조하면, C/B 값이 0.5050 이상인 시료 5-7, 12-16, 20-24 및 27-29에서 적층 세라믹 커패시터의 방사 크랙이 발생되지 않는 것을 확인하였다.
그러나, 상기 C/B 값이 0.9094를 초과하는 시료 16, 24 및 29에서 커버층의 두께가 상대적으로 너무 커 적층 세라믹 커패시터의 정전 용량이 설계 치에 크게 미치지 못하는 불량이 발생되는 것을 확인하였다.
또한, B의 값이 260 ㎛ 이하인 시료 25-29에서 외부 전극의 밴드의 폭이 너무 작아 세라믹 본체로부터 외부 전극의 밴드부가 분리되는 현상이 발생되는 고착 강도 불량이 있는 것을 확인하였다.
따라서, 제1 및 제2 외부 전극(131, 132)의 고착 강도를 일정 수준으로 유지하고 설계 상의 용량을 구현하면서 방사 크랙을 방지하기 위한 상기 C/B의 값은 0.5050≤C/B≤0.9094의 범위를 만족하는 것을 알 수 있다.
하기 표 5는 적층 세라믹 커패시터의 외부 전극 헤드부의 두께의 변화에 따른 방사 크랙 발생 여부를 나타낸다.
# H(um) C(um) C/H (%) 크랙 발생 여부
1 125 100 80 발생
2 125 125 100 발생
3 125 188 150 미발생
4 125 250 200 미발생
5 125 313 250 미발생
6 125 375 300 미발생
7 156 250 160 미발생
8 188 250 133 발생
9 219 250 114 발생
10 250 250 100 발생
여기서, H는 제1 또는 제2 외부 전극의 제1 또는 제2 헤드부의 두께를, C는 상부 또는 하부 커버층의 두께를 나타낸다.
크랙 발생 여부는 각 조건 별로 1000개의 적층 세라믹 커패시터를 검사하여 이 중 1개의 적층 세라믹 커패시터에서라도 방사 크랙이 발생하면 크랙 발생으로 나타냈다.
상기 표 5를 참조하면, C/H 값이 150% 이상인 시료 3-6에서 적층 세라믹 커패시터의 방사 크랙이 발생되지 않는 것을 확인하였다.
따라서, 방사 크랙을 방지하기 위한 상기 C/H의 값은 1.5≤C/H의 범위를 만족하는 것을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 115 ; 액티브영역
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 200 ; 실장 기판
210 ; 기판 221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더

Claims (14)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 액티브층의 상하 측에 형성된 상부 및 하부 커버층; 및
    상기 세라믹 본체의 양 단면에 형성된 헤드부와, 상기 헤드부에서 상기 세라믹 본체의 실장 면의 일부까지 연장되게 형성된 밴드부를 포함하는 제1 및 제2 외부 전극; 을 포함하며,
    상기 상부 또는 하부 커버층의 두께를 C로, 상기 액티브층의 폭 방향 마진을 M으로, 상기 세라믹 본체의 폭-두께 방향 단면적을 Ac로, 상기 액티브층에서 상기 제1 및 제2 내부 전극이 두께 방향으로 오버랩된 부분의 폭-두께 방향 단면적을 Aa로, 상기 제1 또는 제2 외부 전극의 밴드부의 폭을 B로 규정할 때,
    1.826≤C/M≤4.686이고, 0.2142≤Aa/Ac≤0.4911, 0.5050≤C/B≤0.9094인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 또는 제2 외부 전극의 헤드부의 두께를 H로 규정할 때,
    1.5≤C/H의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 또는 제2 외부 전극의 밴드부의 폭은 260 ㎛ 보다 큰 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    10 uF 이상의 용량을 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 세라믹 본체의 폭과 두께의 차이가 15 % 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 유전체층의 두께가 0.9 내지 1.75 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 액티브층의 폭 방향 마진은 90 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
    상기 기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는,
    복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성되며, 실장 면에 대해 수평으로 배치된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 액티브층의 상하 측에 형성된 상부 및 하부 커버층; 및
    상기 세라믹 본체의 양 단면에 형성된 헤드부와, 상기 헤드부에서 상기 세라믹 본체의 실장 면의 일부까지 연장되게 형성된 밴드부를 포함하는 제1 및 제2 외부 전극; 을 포함하며,
    상기 상부 또는 하부 커버층의 두께를 C로, 상기 액티브층의 폭 방향 마진을 M으로, 상기 세라믹 본체의 폭-두께 방향 단면적을 Ac로, 상기 액티브층에서 상기 제1 및 제2 내부 전극이 두께 방향으로 오버랩된 부분의 폭-두께 방향 단면적을 Aa로, 상기 제1 또는 제2 외부 전극의 밴드부의 폭을 B로 규정할 때,
    1.826≤C/M≤4.686이고, 0.2142≤Aa/Ac≤0.4911, 0.5050≤C/B≤0.9094인 적층 세라믹 커패시터의 실장 기판.
  9. 제8항에 있어서,
    상기 제1 또는 제2 외부 전극의 헤드부의 두께를 H로 규정할 때,
    1.5≤C/H의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  10. 제8항에 있어서,
    상기 제1 또는 제2 외부 전극의 밴드부의 폭은 260 ㎛ 보다 큰 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  11. 제8항에 있어서,
    상기 적층 세라믹 커패시터가 10 uF 이상의 용량을 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  12. 제8항에 있어서,
    상기 세라믹 본체의 폭과 두께의 차이가 15 % 이하인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  13. 제8항에 있어서,
    상기 유전체층의 두께가 0.9 내지 1.75 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  14. 제8항에 있어서,
    상기 액티브층의 폭 방향 마진은 90 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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