KR101079408B1

KR101079408B1 - 적층 세라믹 커패시터 및 그 제조방법

Info

Publication number: KR101079408B1
Application number: KR1020090131172A
Authority: KR
Inventors: 김효정; 장동익; 김두영; 정지훈
Original assignee: 삼성전기주식회사
Priority date: 2009-12-24
Filing date: 2009-12-24
Publication date: 2011-11-02
Also published as: CN102110528B; JP2011135032A; US8194390B2; KR20110074259A; CN102110528A; US20110157765A1

Abstract

본 발명은 가압 공정 시 유효층 단차 발생으로 인한 내부전극 길이 차이와 제품의 신뢰성의 관계를 제공하는 것으로, 내부전극 및 유전체층이 교대로 적층된 커패시터를 가압 및 절단 후 소성하고, 본 발명의 실시예에 따르면, 내부전극 및 유전체층이 교대로 적층되어 형성 된 커패시터 본체를 포함하며, 상기 커패시터 본체의 절단면을 기준으로, 상기 절단면에서 나타나는 상기 내부전극의 최대길이를 L이라 하고 상기 내부전극의 최소길이를 l이라고 정의하면, 상기와 같이 정의된 내부전극의 길이 차이율(D={L-l}/L×100)이 7% 이하가 되는 적층 세라믹 커패시터 및 그의 제조방법이 제공된다.

크랙, 커패시터, 내부전극 길이 차이율

Description

적층 세라믹 커패시터 및 그 제조방법{multilayer ceramic capacitor and fabricating method of the same}

본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 가압 공정 시 유효층 단차 발생으로 인한 내부전극 길이 차이와 제품의 신뢰성의 관계를 제공할 수 있는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.

일반적으로 다층 세라믹 커패시터는 복수의 세라믹 유전체 시트와 이 복수의 세라믹 유전체 시트 사이에 삽입된 내부전극을 포함한다. 이러한 다층 세라믹 커패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고 기판 상에 용이하게 실장 될 수 있어 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다.

최근 전자제품이 소형화되고 다기능화됨에 따라 칩 부품도 소형화 및 고기능화되는 추세이므로, 다층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.

제품의 용량을 증가시키기 위한 방법으로, 제품의 설계 시, 정전용량에 기여하는 내부전극의 유효 overlap 면적을 증가하거나, 유전체 층 및 내부전극 층을 박막화하여 층수를 증가시키는 방법 등으로 커패시터가 제조되고 있다. 따라서, 근래에는 유전체층의 두께가 1~2um 정도이며, 적층수가 500층 이상인 적층 세라믹 커패시터가 제조되고 있다.

하지만, 적층수의 증가는, 인쇄된 유전체 시트 장 당 내부전극 두께만큼의 단차를 형성하는 누적 단차를 증가시키며, 이러한 누적 단차부는 가압 공정 시, 유전체층이나 보호 cover부의 물질 이동으로 함몰이 발생하며, 단차부내 위치에 따라 함몰량의 차이에 의한 밀도분포로 내부전극층이나 유전체 층의 연신량이 달라 길이 변화 및 두께 불균일을 발생 시킨다.

일반적으로 전압 인가 시, 두께가 얇은 층이나, 또는 동일 층내에서의 두께 가 얇은 부위의 경우, 전계 집중 등에 의해 short나 IR 특성 등을 저하시켜, 제품의 신뢰성을 감소시킨다.

본 발명의 목적은, 가압 공정 시 유효층 단차 발생으로 인한 내부전극 길이 차이와 제품의 신뢰성의 관계를 제공할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.

발명에서 해결하고자 하는 수단으로는, 내부전극이 인쇄된 유전체 층을 목표로 하는 층수로 적층한 적층체를 가압하는 과정에서, 압착 부자재, 커패시터 본체의 상부면 및 하부면에 적층되는 유전체 층의 유기물함량, 온도 및 압력 등을 변경하여, 소성 후 하기에 정의된 내부전극의 길이 차이율(D={L-l}/L×100)과 제품의 신뢰성의 과의 상관관계를 실시 예를 통해 제공하는 것이다.

본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 내부전극 및 유전체층이 교대로 적층되어 형성 된 커패시터 본체를 포함하며, 상기 커패시터 본체의 절단면을 기준으로, 상기 절단면에서 나타나는 상기 내부전극의 최대길이를 L이라 하고 상기 내부전극의 최소길이를 l이라고 정의하면, 상기와 같이 정의된 내부전극의 길이 차이율(D={L-l}/L×100)이 7% 이하가 된다.

여기서, 상기 유전체층의 두께가 소성 이후 0.65㎛ 내지 1.20㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 5.3% 이하가 된다.

그리고, 상기 유전체층의 두께가 소성 이후 1.30㎛ 내지 2.50㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 6.0% 이하가 된다.

또한, 상기 유전체층의 두께가 소성 이후 3.0㎛ 내지 4.0㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 6.8% 이하가 된다.

여기서, 상기 적층 세라믹 커패시터에는 상기 유전체층의 적층 방향으로 노출된 상기 내부전극과 전기적으로 연결되는 외부전극이 더 구비될 수 있다.

그리고, 상기 유전체층의 적층수는 10 내지 1000일 수 있다.

본 발명의 다른 실시예에 따른 적층 세라믹 커패시터는, 내부전극 및 유전체층을 교대로 적층하여 커패시터 본체를 형성하는 단계, 상기 커패시터 본체를 가압하는 단계 및 상기 커패시터 본체를 소성하는 단계를 포함하며, 상기 커패시터 본체의 절단면을 기준으로, 상기 절단면에서 나타나는 상기 내부전극의 최대길이를 L이라 하고 상기 내부전극의 최소길이를 l이라고 정의하면, 상기와 같이 정의된 내부전극의 길이 차이율(D={L-l}/L×100)이 7% 이하가 된다.

여기서, 상기 가압하는 단계와 상기 소성하는 단계 사이에, 개별 단위를 형성하도록 상기 커패시터 본체를 절단하는 단계를 더 포함할 수 있다.

또한, 상기 가압하는 단계와 상기 소성하는 단계 사이에, 상기 유전체층의 적층 방향으로 노출된 상기 내부전극과 전기적으로 연결되는 외부전극을 형성하는 단계를 더 포함할 수 있다.

상기 커패시터 본체를 형성하는 단계에서, 가압 시 단차부의 함몰량이 증가되도록 상기 커패시터 본체의 상면 및 하면 중 적어도 하나의 면에 적층되는 상기 유전체층을 형성하는 유기물 함량을 상기 유전체층에 비해 10% 내지 30% 증가시킬 수 있다.

상기 커패시터 본체를 가압하는 단계에서, 상기 커패시터 본체의 상부면 및 하부면 중 적어도 어느 한 면에 유동성 부자재를 적용하여 등수압으로(isostatic press) 가압될 수 있다.

상기 커패시터 본체를 가압하는 단계에서, 상기 커패시터 본체는 상온 내지 100℃에서 500kgf/cm² 내지 1500kgf/cm²로 가압될 수 있다.

상기 커패시터 본체를 절단하는 단계는 텅스텐 카바이드(W-C)를 포함하는 블레이드로 절단하는 방법 및 휠 커팅(wheel cutting) 방법 중 적어도 하나로 수행될 수 있다.

본 발명에 따르면, 가압 공정 시 유효층 단차 발생으로 인한 내부전극 길이 차이와 제품의 신뢰성의 관계를 제공할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공할 수 있다.

또한, 적층 세라믹 커패시터의 신뢰성과 소성 후 내부전극의 길이 차이율의 상관 관계를 알 수 있다.

그리고, 소성 후 유전체층의 두께를 변수로 하여 적층 세라믹 커패시터의 신뢰성에 영향을 미치는 내부전극의 길이 차이율에 대한 적정 범위를 제시할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

이하에서는 도 1 내지 도 7을 참조하여, 본 발명의 실시 예에 따른 적층 세라믹 커패시터 및 그 주요 제조공정에 대하여 설명한다.

도 1은 본 발명의 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도인 도 1을 참조하면, 본 발명의 실시 예 일에 대한 적층 세라믹 커패시터는, 커패시터 본체(1) 및 외부전극(2)을 포함할 수 있다.

도 1의 A-A'따라 절단한 단면도인 도 2a 내지 도 2c 참조하면, 상기 커패시터 본체(1)는 그 내부에 복수의 유전체층(10)이 적층되고, 상기 복수의 유전체층(10) 사이에 내부전극(20)이 삽입될 수 있다. 이때, 유전체층(10)은 티탄산바륨(Ba₂TiO₃) 등을 이용하여 형성될 수 있으며, 내부전극(20)은 니켈(Ni), 텅스텐(W), 또는 코발트(Co)등을 이용하여 형성될 수 있다.

상기 외부전극(2)는 상기 커패시터 본체(1)의 양측 면에 형성될 수 있다. 상기 외부전극(2)은 상기 커패시터 본체(1)의 외표면에 노출된 내부전극(20)과 전기적으로 연결되도록 형성됨으로써 외부단자 역할을 할 수 있다. 이때, 상기 외부전극(2)은 구리(Cu) 및 구리를 주로 한 타 금속의 혼합상태 그리고 glass를 포함한 것을 이용하여 형성될 수 있다.

유전체층 사이의 누적 단차 발생을 나타내는 일반적인 적층 세라믹 커패시터를 개략적으로 도시한 종단면도 및 횡단면도인 도 3a 및 도 3b를 참조하면, 본 발명의 일 실시 예에 따른 커패시터 본체(1)에는 내부에 유전체층(10)과 내부전극(20)이 교대로 적층된 유효층(E)을 포함할 수 있다.

여기서, 유효층(E)은 유전체층(10)과 내부전극(20)이 겹쳐져 정전용량을 구 현하는 영역으로, 절단된 방향에 따라 도 3a의 W 절단면과, 도 3b의 L 절단면으로 구분될 수 있다. L 절단면의 경우에는 유전체층(20) 2층 사이에 내부전극(10) 1층이 개재된 3층 사이에 단차(C)가 발생하여 누적단차(C_L)를 갖게 되고, W 절단면의 경우에는 유전체층(20) 2층 사이에 단차(C)가 발생하여 W 누적단차(C_W)를 갖게 된다. 이에 따라서, L 절단면은 W 절단면에 비하여 상대적으로 밀도가 높아 가압 시 유효층(E)의 변형이 적게 발생한다. 따라서, 이하에서는 유효층(E)의 변형이 크게 발생하는 W 절단면의 누적 단차(C_W)를 중심으로 설명한다.

상기와 같이, 커패시터 본체(1)는 가압 시 수평방향으로 이웃한 내부전극(20) 간에 누적 단차(C_W)가 발생하고, 커패시터 본체(1) 내부에서의 위치에 따라 가압되는 압력이 다르게 전달될 수 있다. 따라서, 가압 이후 누적 단차(C_W)가 함몰하여 내부전극(10)의 길이 차이가 발생하여, 도 2a의 항아리 형상, 도 2b의 역사다리 형상 또는 도 2c의 상부 및 중앙이 동일한 역사다리 형상과 같은 구조를 갖게 되는 경우가 많다. 여기서, 내부전극(20)의 최대길이를 L이라 하고, 내부전극의 최소길이를 l이라고 정의하면, 내부전극(20)의 길이 차이율(D)을 하기 식1과 같이 계산할 수 있다.

[식 1]

D={L-l}/L×100

또한, 상기 유효층(E)의 상면 및 하면에는 유전체층이 적층되어 형성된 보호 층(P)을 포함할 수 있다. 상기 보호 층(P)은 상기 유효층(E)의 상면 및 하면에 복수의 유전체층이 연속으로 적층되어 형성됨으로써 상기 유효층(E)을 외부의 충격 등으로부터 보호할 수 있다.

한편, 소성 단계 이후, 위치 별 유전체층의 두께 차이를 나타내는 사진인 도 4를 참조하면, 커패시터 본체(1) 내에서의 위치 별 유전체층(10)의 두께 차이를 볼 수 있다. 상부인 A 부분 및 하부인 C 부분은 가압 시 누적 단차부의 함몰량이 크고, 밀도가 높아, 중앙부인 B에 비해 유전체층(10) 및 내부전극(20)의 연신량이 적어 두껍고 균일한데 반하여, 중앙부인 B의 경우, 상대적으로 A 및 B에 비해 밀도가 낮아 연신량이 증가하여, 두께가 얇고 불규칙한 층이 형성된 것을 알 수 있다.

<비교 예 1>

본 발명의 실시 예에 따른 적층 세라믹 커패시터의 제조 공정을 개략적으로 도시한 단면도인 도 5a를 참조하면, 커패시터 본체(1)의 유전체층(10)은 바인더 11wt%, 가소제 20wt% 및 잔량의 0.1㎛~0.40㎛의 입도 분포를 갖는 유전체 물질을 포함하여 구성된다. 상기 구성 물질을 포함하는 슬러리를 성형하여 얻은 유전체층(10)에 도전성 내부전극(20)을 인쇄하였다. 다음, 인쇄된 유전체층(10)으로 일정 두께의 적층체를 제작하고 유전체층(10)과 동일 유기물 조성인 보호 층(P)을 적용 한 후, 도 5b에서와 같이, 일정 온도에서 가압하고, 도 5c에서와 같이, 절단한 후, 소성 공정을 진행하였다. 이후, 외부전극(2) 부착 및 도금 공정을 수행하여 적층 세라믹 커패시터를 제작하였다.

<실시 예 1>

본 발명의 실시 예에 따른 적층 세라믹 커패시터의 제조 공정을 개략적으로 도시한 단면도인 도 5a를 참조하면, 커패시터 본체(1)의 유전체층(10)은 바인더 11wt%, 가소제 20wt% 및 잔량의 0.1㎛~0.40㎛의 입도 분포를 갖는 유전체 물질을 포함하도록 형성한다. 상기 구성 물질을 포함하는 슬러리를 성형하여 얻은 유전체층(10)에 도전성 내부전극(20)을 인쇄하였다. 다음, 인쇄된 유전체층(10)으로 일정 두께의 적층체를 제작하고, 도 5b에서와 같이, 보호 층(P)의 상부면 및 하부면에 폴리 우레탄, 실리콘 고무 등의 고무(rubber)와 같은 유동성 부자재(R)를 적용하였다. 이후 도 5c의 절단면을 따라 절단, 소성, 외부전극(2) 부착 및 도금 공정을 수행하여 적층 세라믹 커패시터를 제작하였다.

<실시 예 2>

본 발명의 실시 예에 따른 적층 세라믹 커패시터의 제조 공정을 개략적으로 도시한 단면도인 도 5a를 참조하면, 커패시터 본체(1)의 유전체층(10)은 바인더 11wt%, 가소제 20wt% 및 잔량의 0.1㎛~0.40㎛의 입도 분포를 갖는 유전체 물질을 포함하도록 형성한다. 상기 구성 물질을 포함하는 슬러리를 성형하여 얻은 유전체 층(10)에 도전성 내부전극(20)을 인쇄하였다. 다음, 인쇄된 유전체층(10)으로 일정 두께의 적층체를 제작하고 보호 층(P)의 유기물 조성을 바인더 13wt%, 가소제 30wt%를 포함하도록 변경한 후, 도 5b에서와 같이, 일정 온도에서 가압하고, 도 5c의 절단면을 따라서 절단 한 후, 소성, 외부전극(2) 부착 및 도금 공정을 수행하여 적층 세라믹 커패시터를 제작하였다.

비교 예 표 1은 실시 예 표 2에서 얻어진 결과와의 비교를 목적으로 나타낸 통상의 압착 방법이며, 제품의 평가는 가압시의 부자재 및 보호층 (P)의 유기물 조성변경에 따라 얻어진, 소성 후 유전체층(10)의 위치 별 내부전극(20)의 길이 차이율(D)과 두께를 측정하였고, 도금이 완료된 적층 세라믹 커패시터에 대하여 정전 용량, 쇼트 빈도수, 고온 부하 실험에서의 IR 열화 빈도수를 측정한 결과를 나타낸 것이다.

여기서 IR 열화 빈도수란 실제 사용환경에서 수명 1000시간을 보증하기 위한 평가방법 중 하나인 고온 가속수명으로, 예를 들어 규정된 실험 온도에서 정격전압 1.0~2.0Vr로 일정시간 평가 후, IR 후기치에 대한 기준 스펙(spec.)을 만족하지 못하는 sample을 개수를 나타낸다.

<실시 예 3, 4, 5>

본 발명의 실시 예에 따른 적층 세라믹 커패시터의 제조 공정을 개략적으로 도시한 단면도인 도 5a를 참조하면, 커패시터 본체(1)의 유전체층(10)은 바인더 11wt%, 가소제 20wt% 및 잔량의 0.1㎛~0.40㎛의 입도 분포를 갖는 유전체 물질을 포함하여 구성된다. 상기 구성 물질을 포함하는 슬러리를 제조한 후, 유전체층(10) 두께 별로 성형하고 도전성 내부전극(20)을 인쇄하였다. 다음, 인쇄된 유전체층(10)으로 일정 두께의 적층체를 제작하고, 압착 온도 및 승압 profile를 변경하여 가압한 후, 절단, 소성, 외부전극 부착 및 도금 공정을 수행하여 적층 세라믹 커패시터를 제작하였다.

표 3은 도 6 및 도 7에서 설명 된, 압착 조건에 따른 소성 후 유전체층(10)의 두께 별 내부전극(20)의 길이 차이율(D), 쇼트 발생 빈도수 및 고온 부하 실험에서의 IR 열화 빈도수를 평가하여, 유전체 두께와 제품의 신뢰성에 영향을 미치는 내부전극 길이 차이율(D)의 상호 관계를 정리한 것이다.

여기서, 유전체층(10) 두께가 0.65㎛ 내지 1.20㎛인 경우 내부전극 길이 차이율(D)이 5.3%이하이고, 유전체층(10) 두께가 1.30㎛ 내지 2.50㎛인 경우 내부전극 길이 차이율(D)이 6.0%이하 이며, 유전체층(10) 두께가 3.0㎛ 내지 4.0㎛인 경우 내부전극 길이 차이율(D)이 6.8%이하인 결과를 볼 수 있었다.

상기 표 1, 표 2, 표 3, 도 6 및 도 7을 참조하면, 가압 시 유동성 부자재(R)를 적용한 실시 예 1과 보호 층(P)의 유기물 조성을 변경시킨 실시 예 2 그리고 가압 시 압착 온도나 승압 프로파일을 변경한 실시 예 3, 4, 5을 통해 가압 시의 소성 후 내부전극 길이 차이율(D)을 제어할 수 있다.

하지만, 상기에서 언급된 소형화 등에 따른 적층 커패시터의 용량확보를 목적으로, 일반적으로 진행되고 있는 유전체층(10) 및 내부전극(20)층의 박막화를 위해서는 유전체 분말(powder) 및 내부전극(20)의 금속 크기(metal size)를 감소시켜야 하며, 금속 크기 감소에 따른 비표면적 증가로 바인더 등의 유기물 종류 및 조성 설계 변화, 그린 칩(green chip) 설계구조 변경 그리고 절단불량과 관련된 인쇄 패턴 변경 등으로 인해, 가압시의 부자재, 압착 온도 및 프로파일 등이 다양화 될 수 있어, 신뢰성에 영향을 미치는 압착방법에 대한 규정은 사실상 어려운 것으로 판단된다. 따라서, 신뢰성평가를 위해서는 소성 후 유전체층(10) 두께에 대해 내부전극 길이 차이율(D)로 관리하는 것이 타당 할 것으로 판단된다.

상기하였듯이, 본 발명의 실시 예에 따르면, 적층 세라믹 커패시터의 신뢰성과 소성 후 내부전극의 길이 차이율의 상관 관계를 알 수 있다. 또한, 소성 후 유전체층의 두께를 변수로 하여 적층 세라믹 커패시터의 신뢰성에 영향을 미치는 내부전극의 길이 차이율에 대한 적정 범위를 제시할 수 있다.

본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.

도 1은 본 발명의 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.

도 2a 내지 도 2c는 도 1의 A-A'를 따라 절단한 단면도이다.

도 3a 및 도 3b는 유전체층 사이의 누적 단차 발생을 나타내는 일반적인 적층 세라믹 커패시터를 개략적으로 도시한 종단면도 및 횡단면도이다.

도 4는 소성 단계 이후, 위치 별 유전체층의 두께 차이를 나타내는 사진이다.

도 5a 내지 도 5c는 본 발명의 실시 예에 따른 적층 세라믹 커패시터의 제조 공정을 개략적으로 도시한 단면도이다.

도 6은 위치 별 유전체층의 두께 차이에 따른 내부전극의 길이 차이율과 쇼트 발생 빈도 관계를 도시한 그래프이다.

도 7은 위치 별 유전체층의 두께 차이에 따른 내부전극의 길이 차이율과 IR 열화 발생 빈도 관계를 도시한 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

1: 커패시터 본체 2: 외부전극

10: 유전체층 20: 내부전극

P: 보호층 E: 유효층

R: 유동성 부자재

Claims

내부전극 및 유전체층이 교대로 적층되어 형성 된 커패시터 본체를 포함하며,

상기 커패시터 본체의 절단면을 기준으로, 상기 절단면에서 나타나는 상기 내부전극의 최대길이를 L이라 하고 상기 내부전극의 최소길이를 l이라고 정의하면, 상기와 같이 정의된 내부전극의 길이 차이율(D={L-l}/L×100)이 7% 이하가 되는 적층 세라믹 커패시터.
제1항에 있어서,

상기 유전체층의 두께가 소성 이후 0.65㎛ 내지 1.20㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 5.3% 이하가 되는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서,

상기 유전체층의 두께가 소성 이후 1.30㎛ 내지 2.50㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 6.0% 이하가 되는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서,

상기 유전체층의 두께가 소성 이후 3.0㎛ 내지 4.0㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 6.8% 이하가 되는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서,

상기 유전체층의 적층 방향으로 노출된 상기 내부전극과 전기적으로 연결되는 외부전극이 더 구비되는 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서,

상기 유전체층의 적층수는 10 내지 1000인 것을 특징으로 하는 적층 세라믹 커패시터.
내부전극 및 유전체층을 교대로 적층하여 커패시터 본체를 형성하는 단계;

상기 커패시터 본체를 가압하는 단계; 및

상기 커패시터 본체를 소성하는 단계

를 포함하며,

상기 커패시터 본체의 절단면을 기준으로, 상기 절단면에서 나타나는 상기 내부전극의 최대길이를 L이라 하고 상기 내부전극의 최소길이를 l이라고 정의하면, 상기와 같이 정의된 내부전극의 길이 차이율(D={L-l}/L×100)이 7% 이하가 되는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 가압하는 단계와 상기 소성하는 단계 사이에,

개별 단위를 형성하도록 상기 커패시터 본체를 절단하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 가압하는 단계와 상기 소성하는 단계 사이에,

상기 유전체층의 적층 방향으로 노출된 상기 내부전극과 전기적으로 연결되는 외부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 유전체층의 두께가 소성 이후 0.65㎛ 내지 1.20㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 5.3% 이하가 되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 유전체층의 두께가 소성 이후 1.30㎛ 내지 2.50㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 6.0% 이하가 되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 유전체층의 두께가 소성 이후 3.0㎛ 내지 4.0㎛인 경우, 상기 내부전극의 상기 길이 차이율(D)이 6.8% 이하가 되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 커패시터 본체를 형성하는 단계에서,

가압 시 단차부의 함몰량이 증가되도록 상기 커패시터 본체의 상면 및 하면 중 적어도 하나의 면에 적층되는 상기 유전체층을 형성하는 유기물 함량을 상기 유전체층에 비해 10% 내지 30% 증가시키는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 커패시터 본체를 가압하는 단계에서,

상기 커패시터 본체의 상부면 및 하부면 중 적어도 어느 한 면에 유동성 부자재를 적용하여 등수압으로(isostatic press) 가압하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제7항에 있어서,

상기 커패시터 본체를 가압하는 단계에서,

상기 커패시터 본체는 상온 내지 100℃에서 500kgf/cm² 내지 1500kgf/cm²로 가압되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제8항에 있어서,

상기 커패시터 본체를 절단하는 단계는 텅스텐 카바이드(W-C)를 포함하는 블레이드로 절단하는 방법 및 휠 커팅(wheel cutting) 방법 중 적어도 하나로 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.