KR20160094691A - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

적층 세라믹 전자 부품 및 그 실장 기판 Download PDF

Info

Publication number
KR20160094691A
KR20160094691A KR1020150016010A KR20150016010A KR20160094691A KR 20160094691 A KR20160094691 A KR 20160094691A KR 1020150016010 A KR1020150016010 A KR 1020150016010A KR 20150016010 A KR20150016010 A KR 20150016010A KR 20160094691 A KR20160094691 A KR 20160094691A
Authority
KR
South Korea
Prior art keywords
portions
ceramic
ceramic body
length
lower body
Prior art date
Application number
KR1020150016010A
Other languages
English (en)
Other versions
KR102139758B1 (ko
Inventor
안영규
이병화
박상수
박흥길
이순주
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020150016010A priority Critical patent/KR102139758B1/ko
Priority to JP2015113753A priority patent/JP6590306B2/ja
Publication of KR20160094691A publication Critical patent/KR20160094691A/ko
Application granted granted Critical
Publication of KR102139758B1 publication Critical patent/KR102139758B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명은, 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되며, 상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며, 상기 제1 및 제2 지지부는 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 역할을 한다.
적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가진다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
국내공개특허 제2010-0087622호
본 발명의 목적은 어쿠스틱 노이즈를 감소시킨 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 태양은, 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되며, 상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며, 상기 제1 및 제2 지지부는 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 형태에 따르면, 본 발명의 일 실시 형태에 따르면, 외부 전극의 실장 면에 상하부 몸체부와 상기 상하부 몸체부를 연결하되 상기 외부 전극 보다 세라믹 본체의 중앙 측에 배치되는 지지부를 갖는 금속 프레임을 형성하여 적층 세라믹 전자 부품의 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 수평 적층형 구조를 나타낸 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 수직 적층형 구조를 나타낸 도 1의 A-A'선 단면도이다.
도 4 및 도 5는 본 발명의 적층 세라믹 전자 부품에서 금속 프레임의 다른 실시 형태를 나타낸 사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
도 7은 도 6의 D 부분을 확대하여 나타낸 단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 전자부품
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)은, 세라믹 본체(110), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 금속 프레임(141, 142)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 상하 면(2, 1)으로, 상하 면(2, 1)을 연결하는 세라믹 본체(110)의 길이 방향(L)의 면을 제1 및 제2 측면(3, 4)으로, 제1 및 제2 측면(3, 4)과 수직으로 교차하며 서로 마주보는 폭 방향(W)의 면을 폭 방향의 제3 및 제4 측면(5, 6)으로 정의하기로 한다.
한편, 세라믹 본체(110)는 최상부의 내부 전극의 상부에 소정 두께의 상부 유전체 커버층(112)이 형성되고, 최하부의 내부 전극의 하부에는 하부 유전체 커버층(113)이 형성될 수 있다.
이때, 유전체 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 상하 면에 적어도 1개 이상 적층하여 형성된다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 각각 배치되며, 필요시 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에서 세라믹 본체(110)의 상하 면(2, 1)의 일부 또는 제3 및 제4 측면(5, 6)의 일부까지 각각 연장되게 형성될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 도전성 금속을 포함하는 도전성 페이스트를 도포하고 소성하여 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 표면을 도금 처리하여 도금층이 형성될 수 있다.
상기 도금층은 제1 및 제2 외부 전극(131, 132) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 상에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 두께 방향을 따라 하나씩 차례대로 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 각각의 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하여 도전성 금속을 포함하는 도전성 페이스트로 제1 및 제2 내부전극패턴을 인쇄한 후, 상기 제1 및 제2 내부전극패턴이 인쇄된 세라믹 그린 시트들을 상기 제1 및 제2 내부전극패턴이 각각의 유전체층(111)을 사이에 두고 두께 방향(T)을 따라 번갈아 배치되도록 적층한 후 소성하여 형성할 수 있다.
상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 제1 및 제2 측면(3, 4)을 통해 각각 노출되며 서로 다른 극성의 전압을 인가받는 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 구성된다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 적층 방향(T)을 따라 서로 오버랩된 면적과 비례하게 된다.
한편, 본 실시 형태의 적층 세라믹 커패시터는 도 2에 도시된 수평 적층형 타입 이외에 도 3에 도시된 바와 같이 수직 적층형 타입으로 구성될 수 있다.
도 3을 참조하면, 본 실시 형태의 수직 적층형 타입의 적층 세라믹 커패시터는, 세라믹 본체(110)의 폭 방향으로 복수의 유전체층이 적층되고, 제1 및 제2 내부 전극(121', 122')이 유전체층의 적층 방향을 따라 폭 방향으로 복수 개가 적층된 것으로서, 기판에 실장시 기판의 실장 면과 적층 세라믹 커패시터의 내부 전극이 수직으로 마주보게 구성되는 구조이다.
이러한 수직 적층형 타입의 적층 세라믹 커패시터는 기판의 실장 면과 수직 방향(T)으로의 진동이 도 2에 도시된 수평 적층형 타입의 적층 세라믹 커패시터 보다 상대적으로 작기 때문에, 어쿠스틱 노이즈도 3 내지 5dB 더 저감시킬 수 있다.
제1 및 제2 금속 프레임(141, 142)은 세라믹 본체(110)의 실장 면인 하면(1)에 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 배치된다.
제1 및 제2 금속 프레임(141, 142)은 적층 세라믹 전자 부품(100)을 기판 등에 실장시 적층 세라믹 전자 부품(100)과 상기 기판 사이에 소정의 간격을 확보하도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 할 뿐만 아니라, 적층 세라믹 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 전달되는 진동 중 일부를 직접 차단하는 기능을 통해 어쿠스틱 노이즈를 저감시킨다.
제1 및 제2 금속 프레임(141, 142)은 제1 및 제2 상부 몸체부(141a, 142a)와, 제1 및 제2 하부 몸체부(141b, 142b)와, 제1 및 제2 지지부(141c, 142c)를 포함한다.
제1 및 제2 상부 몸체부(141a, 142a)는 제1 및 제2 외부 전극(131, 132)의 실장 면과 각각 접합된다.
이때, 제1 및 제2 상부 몸체부(141a, 142a)의 각각의 최대 폭은 세라믹 본체(110)의 길이의 1/2 미만일 수 있다.
제1 및 제2 하부 몸체부(141b, 142b)는 제1 및 제2 상부 몸체부(141a, 142a)와 두께 방향(T)으로 각각 마주보게 배치되며, 후술하는 기판의 전극 패드에 접합되는 부분이다.
이때, 제1 및 제2 하부 몸체부(141b, 142b)의 각각의 최대 폭은 세라믹 본체(110)의 길이의 1/2 미만일 수 있다.
제1 및 제2 지지부(141c, 142c)는 제1 및 제2 상부 몸체부(141a, 142a)의 일단과 제1 및 제2 하부 몸체부(141b, 142b)의 일단을 서로 연결하며, 제1 및 제2 외부 전극(131, 132) 보다 세라믹 본체(110)의 중앙 측에 배치된다.
이러한 구성에 따라, 제1 및 제2 금속 프레임(141, 142)은 각각 '⊃'또는 ']'와 '⊂' 또는 '['의 형상을 가질 수 있으며, 내부에 제1 및 제2 스페이스부(151, 152)가 각각 마련될 수 있다.
따라서, 적층 세라믹 전자 부품(100)을 기판에 실장하면 솔더는 제1 및 제2 금속 프레임(141, 142)과 기판을 접합하는데, 이때 제1 및 제2 지지부(141c, 142c)는 적층 세라믹 전자 부품(100)을 기판으로부터 소정 높이 이격시킬 뿐만 아니라, 상기 솔더가 제1 및 제2 스페이스부(151, 152)에 수용되므로 상기 솔더가 제1 및 제2 외부 전극(121, 122)가 직접 접촉되지 않도록 한다.
이러한 제1 및 제2 금속 프레임(141, 142)은 도전성 물질로서, 예컨대 도전성을 갖는 금속, 전도성 에폭시 등의 전도성 수지 또는 금속이 코팅된 기판 등 여러 가지를 사용할 수 있으며, 본 발명에 따른 금속 프레임의 재질이 특정 물질로 한정되는 것은 아니다.
이하, 본 실시 형태에 다른 적층 세라믹 전자 부품에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.
여기서, 세라믹 본체(100)의 길이를 L로, 제1 또는 제2 지지부(141c, 142c)의 높이를 A로, 제1 또는 제2 하부 몸체부(141b, 142b)의 폭을 B로, 제1 또는 제2 하부 몸체부(141b, 142b)의 길이를 C로 규정한다.
이때, 제1 또는 제2 지지부(141c, 142c)의 높이(A)는 제1 또는 제2 지지부(141c, 142c)의 하단부터 제1 또는 제2 상부 몸체부(141a, 142a)의 하면까지의 거리를 의미한다.
적층 세라믹 전자 부품(100)이 기판에 실장된 상태에서 적층 세라믹 전자 부품(100)의 제1 및 제2 측면(3, 4)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 제1 및 제2 측면(3, 4)은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
본 실시 형태의 제1 및 제2 금속 프레임(141, 142)은 적층 세라믹 전자 부품(100)를 기판에 실장시 적층 세라믹 커패시터와 상기 기판 사이에 소정의 간격을 확보하도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 하며, 적층 세라믹 커패시터의 진동이 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 것을 일정 부분 직접 완화시킴으로써 어쿠스틱 노이즈를 감소시킬 수 있다.
또한, 본 실시 형태의 제1 및 제2 금속 프레임(141, 142)은 솔더가 제1 및 제2 스페이스부(151, 152)에 수용되므로 솔더가 제1 및 제2 외부 전극(131, 132)과 직접 닿는 것을 방지하는 효과가 향상될 수 있다.
이때, 세라믹 본체(110)의 길이-폭 방향(L-W)의 면적에 대한 제1 및 제2 스페이스부(151, 152)의 길이-두께 방향(L-T)의 면적(A×B)의 비율 (A×B)/(C×L)는, 0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족할 수 있다.
또한, 제1 또는 제2 지지부(141c, 142c)의 높이(A)와 제1 또는 제2 하부 몸체부(141b, 142b)의 길이(C) 사이의 비율 A/C는 0.079≤A/C≤2.748의 범위를 만족할 수 있다.
또한, 세라믹 본체(110)의 길이(L)와 제1 또는 제2 하부 몸체부(141b, 142b)의 폭(B)의 비율(B/L)은 0.050≤B/L≤0.471의 범위를 만족할 수 있다.
상기 A 또는 B가 너무 작은 경우, 적층 세라믹 전자 부품(100)을 기판에 실장시 솔더가 제1 또는 제2 금속 프레임(141, 142)을 타고 올라가서 적층 세라믹 커패시터의 제1 또는 제2 외부 전극(131, 132)에 직접 접촉하거나 또는 제1 및 제2 금속 프레임(141, 142)의 탄성력이 지나치게 커져서 진동을 완화시키는 작용이 제대로 이루어지지 않아 어쿠스틱 노이즈를 저감시키는 효과가 저하될 수 있다.
한편, 도 4에 도시된 바와 같이, 본 발명의 제1 및 제2 금속 프레임(1410, 1420)은 제1 및 제2 상부 몸체부(141a, 142a)의 타단에 제1 및 제2 외부 전극(131, 132)의 몸체부의 일부와 각각 접합되도록 제1 및 제2 가이드부(141d, 142d)가 상측으로 연장 형성될 수 있다.
또한, 제1 및 제2 가이드부(141d, 142d)는 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 금속 프레임(141, 142)의 접합 강도를 향상시키기 위한 것이며, 제1 및 제2 가이드부(141d, 142d)는 제1 및 제2 상부 몸체부(141a, 142a)의 타단에서 수직으로 연장 형성된다.
이때, 제1 및 제2 가이드부(141d, 142d)의 최대 높이는 세라믹 본체(110)의 높이의 1/3 미만으로 형성될 수 있다.
한편, 도 5에 도시된 바와 같이, 제1 및 제2 금속 프레임(141', 142')의 제1 및 제2 가이드부(141e, 142e)는 제1 및 제2 상부 몸체부(141a, 142a)의 타단에서 소정 각도로 경사지게 형성될 수도 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 전자 부품은 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되도록 제1 및 제2 내부 전극을 형성한다.
상기 세라믹 그린 시트는 예컨대 약 370 층으로 적층하여 적층체를 형성하며, 상기 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 제1 및 제2 내부 전극(121, 122)이 형성된 세라믹 그린 시트의 상부 및 하부에 배치한다.
이와 같이 형성된 적층체를 약 85 ?에서 약 1,000 kgf/cm2 의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ?, 약 60 시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200 ?에서 상기 제1 및 제2 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체를 마련하였다.
소성 후 세라믹 본체의 사이즈는 길이×폭(L×W)이 약 1.64 mm×0.88 mm(L×W, 1608 사이즈)이었다.
다음으로, 상기 세라믹 본체의 양 단부에 제1 및 제2 외부 전극을 각각 형성하는 공정을 거친다.
다음으로, 상기 세라믹 본체의 하면에 상기 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임을 배치한다.
이때, 상기 제1 및 제2 금속 프레임은 제1 및 제2 지지부가 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되도록 한다.
여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
샘플 A (um) B (um) C (um) L (um) A/C B/L (A*B)
/(C*L) 		Acoustic
Noise (dBA)		 실장
NG
1* 57.8 294.5 1252.4 2012.3 0.046 0.146 0.0068 47.4 OK
2* 82.2 294.6 1253.0 2011.6 0.066 0.146 0.0096 45.2 OK
3 98.5 295.1 1252.3 2014.2 0.079 0.147 0.0115 28.7 OK
4 154.3 295.5 1255.3 2015.8 0.123 0.147 0.0180 26.4 OK
5 204.5 296.7 1256.3 2011.5 0.163 0.148 0.0240 26.1 OK
6 311.4 297.6 1253.3 2011.3 0.248 0.148 0.0368 25.2 OK
7 521.8 299.5 1251.6 2015.0 0.417 0.149 0.0620 23.2 OK
8 1047.2 298.7 1254.9 2014.3 0.835 0.148 0.1237 21.3 OK
9 2147.0 299.9 1252.0 2013.6 1.715 0.149 0.2554 19.4 OK
10 3448.7 300.2 1255.1 2012.2 2.748 0.149 0.4100 19.3 OK
11* 4574.1 301.8 1255.4 2011.8 3.643 0.150 0.5466 19.2 NG
12* 310.4 58.3 1256.0 2013.5 0.247 0.029 0.0072 42.5 OK
13* 311.1 81.4 1254.0 2014.7 0.248 0.040 0.0100 41.9 OK
14 312.0 101.5 1255.4 2013.2 0.249 0.050 0.0125 22.7 OK
15 312.3 151.3 1253.8 2015.6 0.249 0.075 0.0187 21.9 OK
16 311.7 204.3 1256.3 2015.1 0.248 0.101 0.0252 20.4 OK
17 310.6 296.6 1252.7 2011.9 0.248 0.147 0.0366 19.5 OK
18 312.1 498.7 1256.4 2013.3 0.248 0.248 0.0615 18.9 OK
19 312.0 948.5 1254.4 2012.1 0.249 0.471 0.1172 18.4 OK
여기서, *는 비교 예
상기 표 1의 데이터는 도 1과 같이 제작된 적층 세라믹 전자 부품(100)의 외형에서 해당 부분의 치수를 각각 측정하였다.
여기서 A, B, C 및 L은 상기에서 설명한 바와 같이, 세라믹 본체(100)의 길이를 L 로, 제1 또는 제2 지지부(141c, 142c)의 높이를 A로, 제1 또는 제2 하부 몸체부(141b, 142b)의 폭을 B로, 제1 또는 제2 하부 몸체부(141b, 142b)의 길이를 C로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 전자 부품)을 상하 방향으로 구분하여 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다.
그리고, 상기 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표 1을 참조하면, 세라믹 본체(110)의 길이-폭 방향(L-W)의 면적에 대한 제1 및 제2 스페이스부(151, 152)의 길이-두께 방향(L-T)의 면적(A×B)의 비율 (A×B)/(C×L)이, 0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족하는 실시 예인 샘플 3 내지 10과 샘플 14 내지 19에서 어쿠스틱 노이즈가 30 dBA 미만으로 줄어드는 것을 확인할 수 있다.
또한, 상기 (A×B)/(C×L)이 0.0115 미만인 샘플 1, 2, 12 및 13의 경우 어쿠스틱 노이즈가 40 dBA 이상으로 본 발명에 따른 실시 예에 비해 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
또한, 상기 (A×B)/(C×L)이 0.4100을 초과하는 샘플 11의 경우 어쿠스틱 노이즈는 20 dBA 미만으로 양호하게 나타났으나, 실장 불량이 발생하였다.
상기 표 1에서, 실장 NG가 "NG"로 표시된 것은 샘플의 높이가 지나치게 커서 실장 과정에서 칩이 쓰러지는 것을 의미한다.
또한, 제1 또는 제2 지지부(141c, 142c)의 높이(A)와 제1 또는 제2 하부 몸체부(141b, 142b)의 길이(C) 사이의 비율 A/C는 0.079≤A/C≤2.748의 범위를 만족하며, 동시에 세라믹 본체(110)의 길이(L)와 제1 또는 제2 하부 몸체부(141b, 142b)의 폭(B)의 비율(B/L)은 0.050≤B/L≤0.471의 범위를 만족할 때 어쿠스틱 노이즈가 줄어듦을 알 수 있다..
적층 세라믹 전자 부품의 실장 기판
도 6 및 도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)의 실장 기판(200)은 적층 세라믹 커패시터가 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 전자 부품(100)은 제1 및 제2 금속 프레임(141, 142)의 제1 및 제2 하부 몸체부(141b, 142b)가 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 전자 부품(100)이 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(231, 232)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(231, 232)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
한편, 도 6에 도시된 바와 같이, 제1 및 제2 금속 프레임(141, 142)의 제1 또는 제2 하부 몸체부(141b, 142b)의 폭(B)을 길게 하는 경우, 적층 세라믹 전자 부품(100)을 기판(210)에 실장시 전류패스(current path, CP)의 단면적이 감소하여 ESL의 증가를 억제할 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 전자 부품
111 ; 유전체층
110 ; 세라믹 본체
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
141, 142 ; 제1 및 제2 금속 프레임
151, 152 ; 제1 및 제2 스페이스부
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더

Claims (16)

  1. 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되며,
    상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며,
    상기 제1 및 제2 지지부는 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
    0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
    0.079≤A/C≤2.748의 범위를 만족하고, 0.050≤B/L≤0.471의 범위를 만족하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 하부 몸체부의 각각의 최대 폭은 상기 세라믹 본체의 길이의 1/2 미만인 적층 세라믹 전자 부품.
  5. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되며, 세라믹 본체의 길이 방향으로 번갈아 노출되는 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 본체;
    상기 세라믹 본체의 양 단부에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 세라믹 본체의 실장 면에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치된 제1 및 제2 금속 프레임; 을 포함하며,
    상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극의 실장 면과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며,
    상기 제1 및 제2 지지부는 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되는 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 세라믹 본체는 유전체층과 제1 및 제2 내부 전극이 실장 면에 대해 수평으로 적층되는 적층 세라믹 전자 부품.
  7. 제5항에 있어서,
    상기 세라믹 본체는 유전체층과 제1 및 제2 내부 전극이 실장 면에 대해 수직으로 적층되는 적층 세라믹 전자 부품.
  8. 제5항에 있어서,
    상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
    0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족하는 적층 세라믹 전자 부품.
  9. 제5항에 있어서,
    상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
    0.079≤A/C≤2.748의 범위를 만족하고, 0.050≤B/L≤0.471의 범위를 만족하는 적층 세라믹 전자 부품.
  10. 제5항에 있어서,
    상기 제1 및 제2 하부 몸체부의 각각의 최대 폭은 상기 세라믹 본체의 길이의 1/2 미만인 적층 세라믹 전자 부품.
  11. 제5항에 있어서,
    상기 제1 및 제2 상부 몸체부의 타단에 상기 제1 및 제2 외부 전극의 몸체부의 일부와 각각 접합되도록 제1 및 제2 가이드부가 상측으로 연장 형성되는 적층 세라믹 전자 부품.
  12. 제11항에 있어서,
    상기 제1 및 제2 가이드부는 상기 제1 및 제2 상부 몸체부의 타단에서 수직으로 연장 형성되는 적층 세라믹 전자 부품.
  13. 제12항에 있어서,
    상기 제1 및 제2 가이드부의 최대 높이는 상기 세라믹 본체의 높이의 1/3 미만인 적층 세라믹 전자 부품.
  14. 제11항에 있어서,
    상기 제1 및 제2 가이드부는 상기 제1 및 제2 상부 몸체부의 타단에서 경사지게 연장 형성되는 적층 세라믹 전자 부품.
  15. 제5항에 있어서,
    상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 유전체 커버층이 배치되는 적층 세라믹 전자 부품.
  16. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 기판 상에 배치된 제1항 내지 제15항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
KR1020150016010A 2015-02-02 2015-02-02 적층 세라믹 전자 부품 및 그 실장 기판 KR102139758B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150016010A KR102139758B1 (ko) 2015-02-02 2015-02-02 적층 세라믹 전자 부품 및 그 실장 기판
JP2015113753A JP6590306B2 (ja) 2015-02-02 2015-06-04 積層セラミック電子部品及びその実装基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150016010A KR102139758B1 (ko) 2015-02-02 2015-02-02 적층 세라믹 전자 부품 및 그 실장 기판

Publications (2)

Publication Number Publication Date
KR20160094691A true KR20160094691A (ko) 2016-08-10
KR102139758B1 KR102139758B1 (ko) 2020-07-31

Family

ID=56570844

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150016010A KR102139758B1 (ko) 2015-02-02 2015-02-02 적층 세라믹 전자 부품 및 그 실장 기판

Country Status (2)

Country Link
JP (1) JP6590306B2 (ko)
KR (1) KR102139758B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180122916A (ko) * 2017-05-04 2018-11-14 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
CN112967887A (zh) * 2019-12-13 2021-06-15 三星电机株式会社 电子组件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6571469B2 (ja) * 2015-09-26 2019-09-04 京セラ株式会社 積層型コンデンサおよびその実装構造体
KR102380840B1 (ko) * 2017-06-08 2022-04-01 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
CN110312359A (zh) * 2018-03-27 2019-10-08 联发科技股份有限公司 用来降低电容器噪音的装置与方法
JP7097761B2 (ja) * 2018-06-27 2022-07-08 株式会社村田製作所 積層セラミック電子部品
KR102194707B1 (ko) * 2018-08-16 2020-12-23 삼성전기주식회사 전자 부품
KR102351179B1 (ko) * 2019-11-25 2022-01-14 삼성전기주식회사 복합 전자부품

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100188798A1 (en) * 2009-01-28 2010-07-29 Tdk Corporation Multilayer capacitor and method of manufacturing same
KR20140077599A (ko) * 2012-12-14 2014-06-24 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20140084513A (ko) * 2012-12-27 2014-07-07 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273976A (ja) * 1995-04-03 1996-10-18 Murata Mfg Co Ltd チップ型電子部品の実装構造
JP3206734B2 (ja) * 1997-06-27 2001-09-10 ティーディーケイ株式会社 セラミックコンデンサ
JP2012033655A (ja) * 2010-07-29 2012-02-16 Tdk Corp セラミックコンデンサ
JP2014187315A (ja) * 2013-03-25 2014-10-02 Murata Mfg Co Ltd 電子部品

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100188798A1 (en) * 2009-01-28 2010-07-29 Tdk Corporation Multilayer capacitor and method of manufacturing same
KR20100087622A (ko) 2009-01-28 2010-08-05 티디케이가부시기가이샤 적층 콘덴서 및 적층 콘덴서의 제조 방법
KR20140077599A (ko) * 2012-12-14 2014-06-24 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20140084513A (ko) * 2012-12-27 2014-07-07 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180122916A (ko) * 2017-05-04 2018-11-14 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
KR20190026717A (ko) * 2017-05-04 2019-03-13 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
CN112967887A (zh) * 2019-12-13 2021-06-15 三星电机株式会社 电子组件

Also Published As

Publication number Publication date
KR102139758B1 (ko) 2020-07-31
JP6590306B2 (ja) 2019-10-16
JP2016143882A (ja) 2016-08-08

Similar Documents

Publication Publication Date Title
KR102029493B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
JP6673573B2 (ja) 積層セラミックキャパシタ、積層セラミックキャパシタの回路基板実装構造及び積層セラミックキャパシタの包装体
US9646770B2 (en) Multilayer ceramic capacitor and mounting board for multilayer ceramic capacitor
KR102122934B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101452054B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
JP5563111B2 (ja) 積層セラミックキャパシタ及び積層セラミックキャパシタが実装された回路基板
KR102139758B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
JP5684339B2 (ja) 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板
JP5718389B2 (ja) 積層セラミックキャパシタ及びその実装基板
KR101452057B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20140080019A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR102122931B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US8879235B2 (en) Multilayered ceramic capacitor and mounting structure of circuit board having multilayered ceramic capacitor mounted thereon
KR101452065B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR101462759B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101512601B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right