JP2016143882A - 積層セラミック電子部品及びその実装基板 - Google Patents

Abstract

【課題】本発明は、積層セラミック電子部品及びその実装基板に関する。
【解決手段】本発明は、セラミック本体の実装面に相違する極性の電圧を提供する第１及び第２の外部電極とそれぞれ接続されるように第１及び第２の金属フレームが形成され、上記第１及び第２の金属フレームは上記第１及び第２の外部電極とそれぞれ接合される第１及び第２の上部本体部、上記第１及び第２の上部本体部とそれぞれ対向して配置された第１及び第２の下部本体部、及び上記第１及び第２の上部本体部の一端と上記第１及び第２の下部本体部の一端とを連結する第１及び第２の支持部を含み、上記第１及び第２の支持部は上記第１及び第２の外部電極より上記セラミック本体の中央側に配置される積層セラミック電子部品を提供する。
【選択図】図１

Description

本発明は、積層セラミック電子部品及びその実装基板に関する。

セラミック材料を用いる電子部品としては、キャパシタ、インダクター、圧電素子、バリスタ又はサーミスタ等がある。

上記セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され実装が容易であるという長所によって多様な電子装置に用いられることができる。

上記積層セラミックキャパシタは、コンピュータ、個人携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）又は携帯電話等の多様な電子製品の基板に装着されて電気を充電又は放電させる役割をする。

積層セラミックキャパシタは、複数の誘電体層の間に相違する極性の内部電極が交互に積層された構造を有する。

上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加される場合は内部電極間で圧電現象が発生して振動が発生する可能性がある。

上記振動は積層セラミックキャパシタの外部電極を介して当該積層セラミックキャパシタの実装された基板に伝達されて上記基板全体が音響反射面となり、雑音となる振動音を発生させることがある。

上記振動音は人に不快感を与える２０〜２０，０００Ｈｚの領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

韓国公開特許第２０１０‐００８７６２２号公報

本発明の目的は、アコースティックノイズを減少させた積層セラミック電子部品及びその実装基板を提供することである。

本発明の一態様による積層セラミック電子部品は、セラミック本体の実装面に相違する極性の電圧を提供する第１及び第２の外部電極とそれぞれ接続されるように第１及び第２の金属フレームが形成され、上記第１及び第２の金属フレームは上記第１及び第２の外部電極とそれぞれ接合される第１及び第２の上部本体部、上記第１及び第２の上部本体部とそれぞれ対向して配置された第１及び第２の下部本体部、及び上記第１及び第２の上部本体部の一端と上記第１及び第２の下部本体部の一端とを連結する第１及び第２の支持部を含み、上記第１及び第２の支持部は上記第１及び第２の外部電極より上記セラミック本体の中央側に配置される。

本発明の一実施形態によれば、外部電極の実装面に、上下部本体部と、上記上下部本体部を連結し且つ上記外部電極よりセラミック本体の中央側に配置される支持部とを有する金属フレームを形成することにより、積層セラミック電子部品のアコースティックノイズを減少させることができる。

本発明の一実施形態による積層セラミック電子部品を概略的に示す斜視図である。 本発明の一実施形態による積層セラミック電子部品の水平積層型構造を示す、図１のＡ‐Ａ’線に沿う断面図である。 本発明の一実施形態による積層セラミック電子部品の垂直積層型構造を示す、図１のＡ‐Ａ’線に沿う断面図である。 本発明の積層セラミック電子部品の金属フレームの他の実施形態を示す斜視図である。 本発明の積層セラミック電子部品の金属フレームの他の実施形態を示す斜視図である。 本発明の一実施形態による積層セラミック電子部品が基板に実装された様子を示す断面図である。 図６のＤ部分を拡大して示す断面図である。 本発明の他の実施形態による積層セラミック電子部品が基板に実装された様子を示す断面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層セラミック電子部品
図１は、本発明の一実施形態による積層セラミック電子部品を概略的に示す斜視図であり、図２は、図１のＡ‐Ａ’線に沿う断面図である。

図１及び図２を参照すると、本実施形態による積層セラミック電子部品１００は、セラミック本体１１０、第１及び第２の外部電極１３１、１３２、第１及び第２の内部電極１２１、１２２、及び第１及び第２の金属フレーム１４１、１４２を含む。

セラミック本体１１０は、複数の誘電体層１１１を厚さ方向（Ｔ方向）に積層した後に焼成したものである。

セラミック本体１１０において、隣接した各誘電体層１１１同士は、境界が確認できないほどに一体化されることができる。

また、セラミック本体１１０は、六面体状であればよいが、これに限定されない。

本実施形態では、説明の便宜のために、セラミック本体１１０の誘電体層１１１が積層される厚さ方向（Ｔ方向）に対向する面を上面２及び下面１、上記上面２と下面１を連結し且つ長さ方向（Ｌ方向）に対向する面を第１及び第２の側面３、４、上記第１及び第２の側面３、４と垂直に交差し且つ幅方向（Ｗ方向）に対向する面を第３及び第４の側面５、６とする。

セラミック本体１１０は、最上部の内部電極の上部に所定の厚さの上部誘電体カバー層１１２が形成され、最下部の内部電極の下部に下部誘電体カバー層１１３が形成されることができる。

上部及び下部誘電体カバー層１１２、１１３は、誘電体層１１１と同じ組成からなり、内部電極を含まない誘電体層をセラミック本体１１０の上下面に少なくとも一つ以上積層して形成される。

誘電体層１１１は、高誘電率のセラミック材料、例えば、ＢａＴｉＯ_３系セラミック粉末等を含むことができるが、本発明はこれに限定されない。

上記ＢａＴｉＯ_３系セラミック粉末としては、例えば、ＢａＴｉＯ_３にＣａ、Ｚｒ等が一部固溶された（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３又はＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３等があるが、本発明はこれに限定されない。

また、誘電体層１１１には、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤のうち少なくとも一つ以上がさらに含まれることができる。

上記セラミック添加剤としては、例えば、遷移金属酸化物又は炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）等を用いることができる。

第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両端部にそれぞれ配置され、必要に応じて、セラミック本体１１０の第１及び第２の側面３、４からセラミック本体１１０の上面２及び下面１の一部又は第３及び第４の側面５、６の一部までそれぞれ伸びて形成されることができる。

第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両端部に導電性金属を含む導電性ペーストを塗布し焼成して形成されることができる。

上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であればよい。

一方、第１及び第２の外部電極１３１、１３２には、必要に応じて、表面をメッキ処理してメッキ層を形成することができる。

上記メッキ層は、第１及び第２の外部電極１３１、１３２上にニッケル（Ｎｉ）をメッキして形成されたニッケルメッキ層と、上記ニッケルメッキ層上にスズ（Ｓｎ）をメッキして形成されたスズメッキ層を含むことができる。

第１及び第２の内部電極１２１、１２２は、各誘電体層１１１を介してセラミック本体１１０の厚さ方向に沿って一つずつ順次配置される。

第１及び第２の内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。

第１及び第２の内部電極１２１、１２２は、誘電体層１１１を形成する各セラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法等を用いて導電性金属を含む導電性ペーストで第１及び第２の内部電極パターンを印刷した後、上記第１及び第２の内部電極パターンの印刷されたセラミックグリーンシートを、上記第１及び第２の内部電極パターンが各誘電体層１１１を介して厚さ方向（Ｔ方向）に沿って交互に配置されるように積層した後に焼成して形成されることができる。

上記導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であればよいが、本発明はこれに限定されない。

また、第１及び第２の内部電極１２１、１２２は、セラミック本体１１０の第１及び第２の側面３、４からそれぞれ露出し且つ相違する極性の電圧が印加される第１及び第２の外部電極１３１、１３２とそれぞれ接続されるように構成される。

上記のような構成により、第１及び第２の外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２の内部電極１２１、１２２の間に電荷が蓄積される。

この際、積層セラミック電子部品１００の静電容量は、第１及び第２の内部電極１２１、１２２の積層方向（Ｔ方向）に沿って重なる面積に比例する。

一方、本実施形態の積層セラミックキャパシタは、図２に示されている水平積層型の他に、図３に示されている垂直積層型にも構成されることができる。

図３を参照すると、本実施形態の垂直積層型の積層セラミックキャパシタは、セラミック本体１１０の幅方向に複数の誘電体層が積層され、第１及び第２の内部電極１２１’、１２２’が誘電体層の積層方向、即ち、セラミック本体１１０の幅方向に複数積層されたものであり、基板に実装されたときに基板の実装面と積層セラミックキャパシタの内部電極が垂直に対向するように構成される構造である。

このような垂直積層型の積層セラミックキャパシタは、基板の実装面と垂直な方向（Ｔ方向）への振動が、図２に示されている水平積層型の積層セラミックキャパシタより相対的に小さいため、アコースティックノイズをさらに３〜５ｄＢ低減させることができる。

第１及び第２の金属フレーム１４１、１４２は、セラミック本体１１０の実装面である下面１に第１及び第２の外部電極１３１、１３２とそれぞれ接続されるように配置される。

第１及び第２の金属フレーム１４１、１４２は、積層セラミック電子部品１００を基板等に実装したときに積層セラミック電子部品１００と上記基板の間に所定の間隔を確保するようにすることにより第１及び第２の外部電極１３１、１３２とハンダが直接接触しないようにすると共に、積層セラミック電子部品１００の第１及び第２の外部電極１３１、１３２を介して伝達される振動の一部を直接遮断する機能を行うことによりアコースティックノイズを低減させる。

第１及び第２の金属フレーム１４１、１４２は、第１及び第２の上部本体部１４１ａ、１４２ａと、第１及び第２の下部本体部１４１ｂ、１４２ｂと、第１及び第２の支持部１４１ｃ、１４２ｃを含む。

第１及び第２の上部本体部１４１ａ、１４２ａは、第１及び第２の外部電極１３１、１３２の実装面とそれぞれ接合される。

第１及び第２の上部本体部１４１ａ、１４２ａのそれぞれの最大長さは、セラミック本体１１０の長さの１／２未満であればよい。

第１及び第２の下部本体部１４１ｂ、１４２ｂは、第１及び第２の上部本体部１４１ａ、１４２ａと厚さ方向（Ｔ方向）にそれぞれ対向して配置され、後述する基板の電極パッドに接合される部分である。

第１及び第２の下部本体部１４１ｂ、１４２ｂのそれぞれの最大長さは、セラミック本体１１０の長さの１／２未満であればよい。

第１及び第２の支持部１４１ｃ、１４２ｃは、第１及び第２の上部本体部１４１ａ、１４２ａの一端と第１及び第２の下部本体部１４１ｂ、１４２ｂの一端とを連結し、第１及び第２の外部電極１３１、１３２よりセラミック本体１１０の中央側に配置される。

このような構成により、第１及び第２の金属フレーム１４１、１４２は、それぞれ「⊃」又は「］」と「⊂」又は「［」の形状を有し、内部に第１及び第２のスペース部１５１、１５２がそれぞれ設けられることができる。

したがって、積層セラミック電子部品１００を基板に実装する場合、ハンダは第１及び第２の金属フレーム１４１、１４２と基板を接合し、この際、第１及び第２の支持部１４１ｃ、１４２ｃは積層セラミック電子部品１００を基板から所定の高さ離隔させると共に上記ハンダが第１及び第２のスペース部１５１、１５２に収容されることにより上記ハンダが第１及び第２の外部電極１２１、１２２と直接接触しないようにする。

上記第１及び第２の金属フレーム１４１、１４２は、導電性物質として、例えば、導電性を有する金属、伝導性エポキシ等の伝導性樹脂又は金属がコーティングされた基板等の多様なものを用いることができ、その材質に特に制限はない。

以下、本実施形態による積層セラミック電子部品に含まれる構成要素の寸法とアコースティックノイズとの関係を説明する。

ここで、セラミック本体１１０の長さをＬ、第１又は第２の支持部１４１ｃ、１４２ｃの高さをＡ、第１又は第２の下部本体部１４１ｂ、１４２ｂの長さをＢ、第１又は第２の下部本体部１４１ｂ、１４２ｂの幅をＣとする。

上記第１又は第２の支持部１４１ｃ、１４２ｃの高さＡは、第１又は第２の支持部１４１ｃ、１４２ｃの下端から第１又は第２の上部本体部１４１ａ、１４２ａの下面までの距離を意味する。

積層セラミック電子部品１００が基板に実装された状態で積層セラミック電子部品１００の第１及び第２の側面３、４に形成された第１及び第２の外部電極１３１、１３２に極性の異なる電圧が印加されると、誘電体層１１１の逆圧電性効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張及び収縮し、第１及び第２の外部電極１３１、１３２が形成されたセラミック本体１１０の第１及び第２の側面３、４はポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは逆に収縮及び膨張する。

本実施形態の第１及び第２の金属フレーム１４１、１４２は、積層セラミック電子部品１００を基板に実装したときに積層セラミックキャパシタと上記基板の間に所定の間隔を確保するようにすることにより第１及び第２の外部電極１３１、１３２とハンダが直接接触しないようにし、積層セラミックキャパシタの振動が第１及び第２の外部電極１３１、１３２を介して基板に直接伝達されることを一部緩和させることによりアコースティックノイズを減少させることができる。

また、本実施形態の第１及び第２の金属フレーム１４１、１４２は、ハンダが第１及び第２のスペース部１５１、１５２に収容されることにより、当該ハンダが第１及び第２の外部電極１３１、１３２と直接接触することを防止する効果を向上させることができる。

上記セラミック本体１１０の長さ‐幅方向（Ｌ‐Ｗ方向）の面積に対する第１及び第２のスペース部１５１、１５２の長さ‐厚さ方向（Ｌ‐Ｔ方向）の面積（Ａ×Ｂ）の比（Ａ×Ｂ）／（Ｃ×Ｌ）は０．０１１５≦（Ａ×Ｂ）／（Ｃ×Ｌ）≦０．４１００の範囲を満たすことができる。

また、第１又は第２の支持部１４１ｃ、１４２ｃの高さＡと第１又は第２の下部本体部１４１ｂ、１４２ｂの幅Ｃとの比（Ａ／Ｃ）は０．０７９≦Ａ／Ｃ≦２．７４８の範囲を満たすことができる。

また、セラミック本体１１０の長さＬに対する第１又は第２の下部本体部１４１ｂ、１４２ｂの長さＢの比（Ｂ／Ｌ）は０．０５０≦Ｂ／Ｌ≦０．４７１の範囲を満たすことができる。

上記Ａ又はＢが小さすぎる場合は、積層セラミック電子部品１００を基板に実装したときにハンダが第１又は第２の金属フレーム１４１、１４２を伝って上ることにより積層セラミックキャパシタの第１又は第２の外部電極１３１、１３２に直接接触するか、又は第１及び第２の金属フレーム１４１、１４２の弾性力が大きくなりすぎることにより振動を緩和させる作用がうまく行われず、アコースティックノイズを低減させる効果が低下する可能性がある。

一方、図４に示されているように、本発明の第１及び第２の金属フレーム１４１０、１４２０は、第１及び第２の上部本体部１４１ａ、１４２ａの他端に、第１及び第２の外部電極１３１、１３２の本体部の一部とそれぞれ接合されるように第１及び第２のガイド部１４１ｄ、１４２ｄが上方に伸びて形成されることができる。

また、第１及び第２のガイド部１４１ｄ、１４２ｄは、第１及び第２の外部電極１３１、１３２と第１及び第２の金属フレーム１４１、１４２との接合強度を向上させるためのものであり、第１及び第２の上部本体部１４１ａ、１４２ａの他端から垂直に伸びて形成される。

上記第１及び第２のガイド部１４１ｄ、１４２ｄの最大高さはセラミック本体１１０の高さの１／３未満であればよい。

一方、図５に示されているように、第１及び第２の金属フレーム１４１’、１４２’の第１及び第２のガイド部１４１ｅ、１４２ｅは、第１及び第２の上部本体部１４１ａ、１４２ａの他端から所定の角度に傾斜して形成されることもできる。

実験例
本発明の実施例と比較例による積層セラミック電子部品は、下記のように製作された。

まず、チタン酸バリウム（ＢａＴｉＯ_３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して１．８μｍの厚さで製造された複数のセラミックグリーンシートを用意した。

次に、上記セラミックグリーンシート上にスクリーンを用いてニッケル内部電極用導電性ペーストを塗布して、セラミックグリーンシートの両端面から交互に露出するように第１及び第２の内部電極を形成した。

次に、上記セラミックグリーンシートを約３７０層積層して積層体を形成した。この際、上記第１及び第２の内部電極の形成されていないセラミックグリーンシートを第１及び第２の内部電極１２１、１２２の形成されたセラミックグリーンシートの上部及び下部に配置した。

次に、上記積層体を約８５℃で約１，０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

次に、圧着が完了した積層体を個別チップの形に切断し、切断されたチップを大気雰囲気で約２３０℃、約６０時間維持して脱バインダーを行った。

次に、約１，２００℃で上記第１及び第２の内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成してセラミック本体を製造した。

焼成後のセラミック本体のサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。

次に、上記セラミック本体の両端部に第１及び第２の外部電極をそれぞれ形成する工程を経た。

次に、上記セラミック本体の下面に、上記第１及び第２の外部電極とそれぞれ接続されるように第１及び第２の金属フレームを配置した。

この際、上記第１及び第２の金属フレームの第１及び第２の支持部が上記第１及び第２の外部電極より上記セラミック本体の中央側に配置されるようにした。

ここで、製作公差は長さ×幅（Ｌ×Ｗ）の範囲を±０．１ｍｍ内とし、これを満たすと、実験を行ってアコースティックノイズを測定した。

＊：比較例

上記表１のデータは、図１のように製作された積層セラミック電子部品１００の外形における該当部分の寸法をそれぞれ測定して示したものである。

ここで、Ａ、Ｂ、Ｃ及びＬについては、上述したように、セラミック本体１１０の長さをＬ、第１又は第２の支持部１４１ｃ、１４２ｃの高さをＡ、第１又は第２の下部本体部１４１ｂ、１４２ｂの長さをＢ、第１又は第２の下部本体部１４１ｂ、１４２ｂの幅をＣとした。

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり一つのサンプル（積層セラミック電子部品）を上下方向に区分して基板に実装した後、その基板を測定用ジグ（Ｊｉｇ）に装着した。

次に、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて測定ジグに装着されたサンプルの両端子にＤＣ電圧及び電圧変動を与えた。

次に、上記基板の直上に設置されたマイクを用いてアコースティックノイズを測定した。

上記表１から分かるように、セラミック本体１１０の長さ‐幅方向（Ｌ‐Ｗ方向）の面積に対する第１及び第２のスペース部１５１、１５２の長さ‐厚さ方向（Ｌ‐Ｔ方向）の面積（Ａ×Ｂ）の比（Ａ×Ｂ）／（Ｃ×Ｌ）が０．０１１５≦（Ａ×Ｂ）／（Ｃ×Ｌ）≦０．４１００の範囲を満たす実施例であるサンプル３〜１０とサンプル１４〜１９は、アコースティックノイズが３０ｄＢＡ未満と低くなった。

また、上記（Ａ×Ｂ）／（Ｃ×Ｌ）が０．０１１５未満のサンプル１、２、１２及び１３は、アコースティックノイズが４０ｄＢＡ以上で、本発明による実施例に比べてアコースティックノイズ減少効果がない。

また、上記（Ａ×Ｂ）／（Ｃ×Ｌ）が０．４１００を超えるサンプル１１は、アコースティックノイズが２０ｄＢＡ未満と良好であるが、実装不良が発生した。

なお、上記表１において、実装ＮＧが「ＮＧ」で表示されたものは、サンプルの高さが大きすぎて実装過程でチップが倒れたものを意味する。

また、上記表１から、第１又は第２の支持部１４１ｃ、１４２ｃの高さＡと第１又は第２の下部本体部１４１ｂ、１４２ｂの幅Ｃとの比（Ａ／Ｃ）が０．０７９≦Ａ／Ｃ≦２．７４８の範囲を満たし、且つセラミック本体１１０の長さＬに対する第１又は第２の下部本体部１４１ｂ、１４２ｂの長さＢの比（Ｂ／Ｌ）が０．０５０≦Ｂ／Ｌ≦０．４７１の範囲を満たすときにアコースティックノイズが減ることが分かる。

積層セラミック電子部品の実装基板
図６及び図７を参照すると、本実施形態による積層セラミック電子部品１００の実装基板２００は、積層セラミックキャパシタが水平に実装される基板２１０と、基板２１０の上面に離隔して形成された第１及び第２の電極パッド２２１、２２２を含む。

上記積層セラミック電子部品１００は、第１及び第２の金属フレーム１４１、１４２の第１及び第２の下部本体部１４１ｂ、１４２ｂがそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態でハンダ２３１、２３２によって基板２１０と電気的に連結されることができる。

上記のように積層セラミック電子部品１００が基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する可能性がある。

この際、第１及び第２の電極パッド２２１、２２２のサイズは積層セラミック電子部品１００の第１及び第２の外部電極１３１、１３２と第１及び第２の電極パッド２２１、２２２とを連結するハンダ２３１、２３２の量を決める目安となり、このハンダ２３１、２３２の量によってアコースティックノイズのサイズを調節することができる。

なお、図８に示されているように、第１及び第２の金属フレーム１４１、１４２の第１又は第２の下部本体部１４１ｂ、１４２ｂの長さＢを長くすると、積層セラミック電子部品１００を基板２１０に実装したときに電流経路（Ｃｕｒｒｅｎｔ Ｐａｔｈ、ＣＰ）の断面積が減少してＥＳＬの増加を抑制することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミック電子部品
１１１ 誘電体層
１１０ セラミック本体
１１２、１１３ カバー層
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
１４１、１４２ 第１及び第２の金属フレーム
１５１、１５２ 第１及び第２のスペース部
２００ 実装基板
２１０ 基板
２２１、２２２ 第１及び第２の電極パッド
２３１、２３２ ハンダ

Claims (16)

1. セラミック本体の実装面に相違する極性の電圧を提供する第１及び第２の外部電極とそれぞれ接続されるように第１及び第２の金属フレームが形成され、
   前記第１及び第２の金属フレームは、前記第１及び第２の外部電極とそれぞれ接合される第１及び第２の上部本体部、前記第１及び第２の上部本体部とそれぞれ対向して配置された第１及び第２の下部本体部、及び前記第１及び第２の上部本体部の一端と前記第１及び第２の下部本体部の一端とを連結する第１及び第２の支持部を含み、
   前記第１及び第２の支持部は、前記第１及び第２の外部電極より前記セラミック本体の中央側に配置される、積層セラミック電子部品。
2. 前記セラミック本体の長さをＬ、前記第１又は第２の支持部の高さをＡ、前記第１又は第２の下部本体部の長さをＢ、前記第１又は第２の下部本体部の幅をＣとしたとき、０．０１１５≦（Ａ×Ｂ）／（Ｃ×Ｌ）≦０．４１００の範囲を満たす、請求項１に記載の積層セラミック電子部品。
3. 前記セラミック本体の長さをＬ、前記第１又は第２の支持部の高さをＡ、前記第１又は第２の下部本体部の長さをＢ、前記第１又は第２の下部本体部の幅をＣとしたとき、０．０７９≦Ａ／Ｃ≦２．７４８の範囲を満たし、且つ０．０５０≦Ｂ／Ｌ≦０．４７１の範囲を満たす、請求項１に記載の積層セラミック電子部品。
4. 前記第１及び第２の下部本体部のそれぞれの最大長さは前記セラミック本体の長さの１／２未満である、請求項１に記載の積層セラミック電子部品。
5. 複数の誘電体層、及び前記誘電体層を介して交互に配置され、セラミック本体の長さ方向に交互に露出する複数の第１及び第２の内部電極を含むセラミック本体と、
   前記セラミック本体の両端部にそれぞれ配置され、前記第１及び第２の内部電極とそれぞれ接続される第１及び第２の外部電極と、
   前記セラミック本体の実装面に前記第１及び第２の外部電極とそれぞれ接続されるように配置された第１及び第２の金属フレームと、
   を含み、
   前記第１及び第２の金属フレームは、前記第１及び第２の外部電極の実装面とそれぞれ接合される第１及び第２の上部本体部、前記第１及び第２の上部本体部とそれぞれ対向して配置された第１及び第２の下部本体部、及び前記第１及び第２の上部本体部の一端と前記第１及び第２の下部本体部の一端とを連結する第１及び第２の支持部を含み、
   前記第１及び第２の支持部は、前記第１及び第２の外部電極より前記セラミック本体の中央側に配置される、積層セラミック電子部品。
6. 前記セラミック本体は、誘電体層と第１及び第２の内部電極が実装面に対して水平に積層される、請求項５に記載の積層セラミック電子部品。
7. 前記セラミック本体は、誘電体層と第１及び第２の内部電極が実装面に対して垂直に積層される、請求項５に記載の積層セラミック電子部品。
8. 前記セラミック本体の長さをＬ、前記第１又は第２の支持部の高さをＡ、前記第１又は第２の下部本体部の長さをＢ、前記第１又は第２の下部本体部の幅をＣとしたとき、０．０１１５≦（Ａ×Ｂ）／（Ｃ×Ｌ）≦０．４１００の範囲を満たす、請求項５に記載の積層セラミック電子部品。
9. 前記セラミック本体の長さをＬ、前記第１又は第２の支持部の高さをＡ、前記第１又は第２の下部本体部の長さをＢ、前記第１又は第２の下部本体部の幅をＣとしたとき、０．０７９≦Ａ／Ｃ≦２．７４８の範囲を満たし、且つ０．０５０≦Ｂ／Ｌ≦０．４７１の範囲を満たす、請求項５に記載の積層セラミック電子部品。
10. 前記第１及び第２の下部本体部のそれぞれの最大長さは前記セラミック本体の長さの１／２未満である、請求項５に記載の積層セラミック電子部品。
11. 前記第１及び第２の上部本体部の他端に、前記第１及び第２の外部電極の本体部の一部とそれぞれ接合されるように第１及び第２のガイド部が上方に伸びて形成される、請求項５に記載の積層セラミック電子部品。
12. 前記第１及び第２のガイド部は、前記第１及び第２の上部本体部の他端から垂直に伸びて形成される、請求項１１に記載の積層セラミック電子部品。
13. 前記第１及び第２のガイド部の最大高さは前記セラミック本体の高さの１／３未満である、請求項１２に記載の積層セラミック電子部品。
14. 前記第１及び第２のガイド部は、前記第１及び第２の上部本体部の他端から傾斜して伸びて形成される、請求項１１に記載の積層セラミック電子部品。
15. 前記セラミック本体は、最上部の内部電極の上部及び最下部の内部電極の下部にそれぞれ誘電体カバー層が配置される、請求項５に記載の積層セラミック電子部品。
16. 上部に複数の電極パッドを有する基板と、
    前記基板上に配置された請求項１から１５のいずれか一項に記載の積層セラミック電子部品と、
    を含む、積層セラミック電子部品の実装基板。

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