JP5676671B2 - 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 - Google Patents
積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板 Download PDFInfo
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Description
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板に関する。
積層チップ電子部品の１つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）やプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人用の携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、携帯電話などの様々な電子装置のプリント基板に取り付けられて充放電を行う役割を果たすチップ型コンデンサである。
このような積層セラミックキャパシタは、小型ながらも高容量が保証されて実装が容易であるという利点により、様々な電子装置の部品として用いられている。
前記積層セラミックキャパシタは、複数の誘電体層間に異なる極性の内部電極が交互に積層された構造を有する。
前記誘電体層が圧電性及び電歪性を有するため、前記積層セラミックキャパシタに直流又は交流電圧が印加される際に、前記内部電極間に圧電現象が生じて振動が発生することがある。
その振動は前記積層セラミックキャパシタの外部電極を介して前記積層セラミックキャパシタが実装されたプリント基板に伝達され、前記プリント基板全体が音響反射面となって雑音となる振動音を発生する。
前記振動音の周波数は人に不快感を与える２０〜２００００Ｈｚの可聴周波数であり得る。このように人に不快感を与える振動音をアコースティックノイズ（Ａｃｏｕｓｔｉｃ Ｎｏｉｓｅ）といい、このようなアコースティックノイズを低減するための研究が必要となっている。
また、前記積層セラミックキャパシタは、セラミックシート上にシートの面積よりも小さい所定厚さの内部電極を印刷した後に積層するため、マージン部と内部電極が形成された誘電体層間に段差が必然的に生じ、特に、このような段差は最外郭の内部電極が形成された部分で大きくなる。
このように段差が生じた場合、熱衝撃が加わったり、実装後のプリント基板の反りによる応力が加わると、誘電体層の一部が剥離するデラミネーションやクラックが発生し得る。
これにより、前記デラミネーションやクラックから湿気やその他の異物などが内部電極の露出する面に浸透し、前記積層セラミックキャパシタの絶縁抵抗の劣化や信頼性の低下などの問題を引き起こすことがある。このような問題は、特にシート積層数の多い超高容量製品においてより深刻化する。
下記特許文献１は、下部カバー層が上部カバー層より厚く形成された積層セラミックキャパシタを開示しているが、最外郭の内部電極の端部と外部電極の端部との距離の数値限定に関する内容は開示していない。
当該技術分野においては、圧電現象による振動により発生する騒音を低減すると共に、マージン部と内部電極が形成された誘電体層間の段差を補償して熱衝撃又は実装後のプリント基板の反りによる応力などの機械的衝撃によるデラミネーションやクラックの発生を抑制することができる、積層セラミックキャパシタの新しい工夫が求められている。
本発明の一態様は、複数の誘電体層が積層されるセラミック本体と、前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成される複数の内部電極を含んで容量が形成されるアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に形成され、前記上部カバー層より厚い下部カバー層と、前記セラミック本体の両端面と上下面の一部を覆うように形成される外部電極とを含み、前記アクティブ層の最下端の内部電極の端部から前記セラミック本体の下面の一部を覆っている外部電極の端部までの距離をＥ、前記外部電極の端部から前記アクティブ層の最下端の内部電極までの最短距離をＴ、前記セラミック本体の長手方向のマージンをＦと規定するとき、１．２≦Ｅ／Ｔ、３０μｍ≦Ｆの範囲を満たす、積層セラミックキャパシタを提供する。
本発明の一実施形態においては、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、前記アクティブ層の中心部が前記セラミック本体の中心部から外れた割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすようにしてもよい。
本発明の一実施形態においては、前記下部カバー層の厚さ（Ｂ）に対する前記上部カバー層の厚さ（Ｄ）の比Ｄ／Ｂが、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすようにしてもよい。
本発明の一実施形態においては、前記セラミック本体の全体厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の比Ｂ／Ａが、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすようにしてもよい。
本発明の一実施形態においては、前記下部カバー層の厚さ（Ｂ）に対する前記アクティブ層の全体厚さの１／２（Ｃ）の比Ｃ／Ｂが、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすようにしてもよい。
本発明の一実施形態においては、電圧印加時における前記アクティブ層の中心部の変形率と前記下部カバー層の変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記セラミック本体の厚さの中心部以下に形成されるようにしてもよい。
本発明の一実施形態において、前記第１及び第２内部電極は、前記セラミック本体の端面から露出する部分が内側に向かってテーパ状となるように形成されてもよい。
本発明の一実施形態において、前記第１及び第２内部電極は、前記セラミック本体の外側に露出しない他面の角部が内側に向かってテーパ状となるように形成されてもよい。
本発明の他の態様は、上部に一対の電極パッドを有するプリント基板と、前記プリント基板上に設けられる積層セラミックキャパシタとを含み、前記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成される複数の内部電極を含んで容量が形成されるアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に形成され、前記上部カバー層より厚い下部カバー層と、前記セラミック本体の両端面と上下面の一部を覆うように形成され、前記一対の電極パッドに半田により接続される外部電極とを含み、前記アクティブ層の最下端の内部電極の端部から前記セラミック本体の下面の一部を覆っている外部電極の端部までの距離をＥ、前記外部電極の端部から前記アクティブ層の最下端の内部電極までの最短距離をＴ、前記セラミック本体の長手方向のマージンをＦと規定するとき、１．２≦Ｅ／Ｔ、３０μｍ≦Ｆの範囲を満たす、積層セラミックキャパシタの実装基板を提供する。
本発明の一実施形態においては、電圧印加時における前記アクティブ層の中心部の変形率と前記下部カバー層の変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記半田の高さ以下に形成されるようにしてもよい。
本発明の一実施形態によれば、積層セラミックキャパシタに発生する振動を低減することにより、プリント基板から発生するアコースティックノイズを低減すると共に、セラミック本体の段差を補償して熱衝撃又は実装後のプリント基板の反りによる応力などの機械的衝撃によるデラミネーションやクラックの発生を抑制することにより、湿気やその他の異物などが内部電極の露出する面に浸透することを防止し、積層セラミックキャパシタの絶縁抵抗の劣化を防止して信頼性を向上させることができるという効果がある。
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
しかし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が後述する実施形態に限定されるものではない。
また、本発明の実施形態は、当該技術分野における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。
図面において、構成要素の形状及び大きさなどはより明確な説明のために誇張することもある。
なお、各実施形態の図面に示される同一の思想の範囲内における機能が同一の構成要素については、同一の符号を付して説明する。
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面に示すＬ、Ｗ、及びＴは、それぞれ長手方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向とは、誘電体層の積層方向と同じ概念で用いられる。
また、本発明の実施形態を説明するにあたっては、説明の便宜上、セラミック本体の長手方向に第１及び第２外部電極が形成される面を左右両端面に設定し、これと直交する面を左右側面に設定して説明する。
積層セラミックキャパシタ
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有するアクティブ層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成された第１及び第２外部電極１３１、１３２とを含む。
セラミック本体１１０は、複数の誘電体層１１１を積層した後に焼成して形成したものであり、セラミック本体１１０の形状、寸法、及び誘電体層１１１の積層数が本実施形態のものに限定されるものではない。
また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結した状態であり、隣接する誘電体層１１１同士の境界は走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなければ確認できない程度に一体化されている。
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層１１５と、上下マージン部としてアクティブ層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３とから構成されてもよい。
アクティブ層１１５は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成してもよい。
ここで、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に応じて適宜変更することができ、１層の厚さが焼成後に０．０１〜１．００μｍとなるようにすることが好ましいが、本発明はこれに限定されるものではない。
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えばチタン酸バリウム（ＢａＴｉＯ３）系粉末又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含んでもよいが、本発明はこれに限定されるものではない。
上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同じ材質及び構成を有するようにしてもよい。
上部及び下部カバー層１１２、１１３は、単一の誘電体層又は２つ以上の誘電体層をアクティブ層１１５の上下面にそれぞれ上下方向に積層して形成してもよく、基本的に物理的又は化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たす。
また、下部カバー層１１３は、上部カバー層１１２よりも誘電体層の積層数を増加させることで上部カバー層１１２より厚く形成してもよい。
第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極であって、誘電体層１１１上に導電性金属を含む導電性ペーストを所定の厚さで印刷して誘電体層１１１の積層方向に沿って両端面から交互に露出するように形成し、中間に配置された誘電体層１１１により互いに電気的に絶縁されるようにしてもよい。
つまり、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面から交互に露出する部分により、第１及び第２外部電極１３１、１３２とそれぞれ電気的に接続されるようにしてもよい。
従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２内部電極１２１、１２２間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は第１及び第２内部電極１２１、１２２の重なる領域の面積に比例する。
このような第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定され、例えば、セラミック本体１１０の大きさを考慮して０．２〜１．０μｍの範囲内で決定されるが、本発明はこれに限定されるものではない。
また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であってもよいが、本発明はこれに限定されるものではない。
また、前記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いてもよいが、本発明はこれに限定されるものではない。
第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストにより、セラミック本体１１０の両端面と上下面の一部を覆うように形成されてもよく、前記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、又はこれらの合金であってもよいが、本発明はこれに限定されるものではない。
このような第１及び第２外部電極１３１、１３２は、プリント基板への実装時に段差が主に生じる第１及び第２内部電極１２１、１２２の端部との距離を調整することでデラミネーションやクラックの発生を低減して信頼性を向上させる必要がある。
図２を参照すると、アクティブ層１１５の最下端の第２内部電極１２２の端部からセラミック本体１１０の下面ＳＢの一部を覆っている第１外部電極１３１の端部までの距離をＥ、第１外部電極１３１の端部からアクティブ層１１５の最下端の第２内部電極１２２までの最短距離をＴ、セラミック本体１１０の一端面から第２内部電極１２２の端部までの長手方向のマージンをＦと規定する。
ここで、デラミネーションやクラックの発生を低減して信頼性を向上させることのできる範囲は、１．２≦Ｅ／Ｔである。
１．２＞Ｅ／Ｔの場合は、セラミック本体１１０の段差が生じる部分又はそれに隣接する部分にプリント基板の反りによる応力などの機械的衝撃が集中するため、反り・クラック発生率が増加する。
また、セラミック本体１１０の長手方向のマージンＦは、デラミネーションの発生を防止するために、３０μｍ以上にする。
セラミック本体１１０の長手方向のマージンＦが３０μｍ未満の場合は、マージンが十分でないため、デラミネーションの発生が増加する。
以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズの関係を説明する。
図３を参照すると、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。
ここで、セラミック本体１１０の全体厚さとは、セラミック本体１１０の上面ＳＴから下面ＳＢまでの距離を意味し、アクティブ層１１５の全体厚さとは、アクティブ層１１５の最上部に形成された第１内部電極１２１の上面からアクティブ層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。
また、下部カバー層１１３の厚さ（Ｂ）とは、アクティブ層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面ＳＢまでの距離を意味し、上部カバー層１１２の厚さ（Ｄ）とは、アクティブ層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面ＳＴまでの距離を意味する。
積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に極性が異なる電圧が印加されると、セラミック本体１１０は、誘電体層１１１の逆圧電効果（ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）により厚さ方向に膨張と収縮をし、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によりセラミック本体１１０の厚さ方向の膨張と収縮とは逆に収縮と膨張をする。
ここで、アクティブ層１１５の中心部ＣＬＡは、第１及び第２外部電極１３１、１３２の長手方向の両端部において最大に膨張と収縮をする部分であり、アコースティックノイズ発生の原因となる。
つまり、本実施形態においては、アコースティックノイズを低減するために、電圧印加時におけるアクティブ層１１５の中心部ＣＬＡの変形率と下部カバー層１１３の変形率との差により、セラミック本体１１０の両端面に形成される変曲点（ＰＩ：Ｐｏｉｎｔ ｏｆ Ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部ＣＬＣ以下に形成されるようにしてもよい。
ここで、アコースティックノイズをさらに低減するために、アクティブ層１１５の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れた割合（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。
また、下部カバー層１１３の厚さ（Ｂ）に対する上部カバー層１１２の厚さ（Ｄ）の比Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすようにしてもよい。
また、セラミック本体１１０の全体厚さの１／２（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の比Ｂ／Ａは、０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすようにしてもよい。
また、下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の全体厚さの１／２（Ｃ）の比Ｃ／Ｂは、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすようにしてもよい。
実験例
本発明の実施例と比較例による積層セラミックキャパシタは次のように製造された。
まず、チタン酸バリウム（ＢａＴｉＯ３）粉末などを含むスラリーをキャリアフィルム上に塗布及び乾燥して１．８μｍの厚さに製造された複数のセラミックグリーンシートを用意する。
次に、前記セラミックグリーンシート上にスクリーンを用いてニッケル内部電極用導電性ペーストを塗布して内部電極を形成した。
次に、前記セラミックグリーンシートを約３７０層積層し、内部電極が形成されていないセラミックグリーンシートを内部電極が形成されたセラミックグリーンシートの上部よりも下部に多く積層した。このセラミック積層体を８５℃で１０００ｋｇｆ／ｃｍ２の圧力条件で等静圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。
次に、圧着が完了したセラミック積層体を個別のチップ状に切断し、切断された積層チップは大気雰囲気で２３０℃、６０時間保持して脱バインダーを行った。
その後、１２００℃で内部電極が酸化しないように、Ｎｉ／ＮｉＯ平衡酸素分圧よりも低い１０−１１〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ，１６０８サイズ）であった。ここで、製造公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ以内の範囲にし、これを満たすものを対象として実験を行い、アコースティックノイズの測定を実施した。
次に、外部電極形成、めっきなどの工程を経て積層セラミックキャパシタを製造した。
上記表１のデータは、図３のように積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｗ）の中心部から長手方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ）で撮影した写真を基準としてそれぞれの寸法を測定したものである。
前述したように、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、アクティブ層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり１つのサンプル（積層チップキャパシタ）を上下方向に区分してプリント基板に実装した後、その基板を測定治具に装着した。
また、ＤＣパワーサプライ（ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。前記プリント基板の直上に設けられたマイクを用いてアコースティックノイズを測定した。
上記表１において、サンプル１〜３は、下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）が略同一であるカバー対称構造を有する比較例であり、サンプル４〜１３は、上部カバー層１１２の厚さ（Ｄ）が下部カバー層の厚さ（Ｂ）より厚い構造を有する比較例である。
また、サンプル１４、１５及び３５〜３７は、下部カバー層１１３の厚さ（Ｂ）が上部カバー層１１２の厚さ（Ｄ）より厚い構造を有する比較例であり、サンプル１６〜３４は、本発明の実施形態による実施例である。
ここで、（Ｂ＋Ｃ）／Ａの値が略１であると、アクティブ層１１５の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）が略同一であるカバー対称構造を有する比較例であるサンプル１〜３の（Ｂ＋Ｃ）／Ａの値が略１である。
（Ｂ＋Ｃ）／Ａの値が１より大きいと、アクティブ層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れたことを意味し、（Ｂ＋Ｃ）／Ａの値が１より小さいと、アクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れたことを意味する。
上記表１を参照すると、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れた割合（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６〜３４においては、アコースティックノイズが２０ｄＢ未満に著しく減少したことが分かる。
また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れた割合（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１〜１５は、アクティブ層１１５の中心部がセラミック本体１１０の中心部からほとんど外れていないか、又はアクティブ層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。
前記（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１〜１５は、アコースティックノイズが２５〜３２．５ｄＢであり、本発明による実施例に比べてアコースティックノイズ低減効果がないことが分かる。
また、アクティブ層１１５の中心部がセラミック本体１１０の中心部から外れた割合（Ｂ＋Ｃ）／Ａが１．７４５を超えるサンプル３５〜３７は、目標容量に対する静電容量が小さいため、容量不良が発生した。
上記表１において、容量実現率（すなわち、目標容量に対する静電容量比）が「ＮＧ」であると、目標容量値を１００％とするとき、目標容量に対する静電容量値が８０％未満であることを意味する。
また、下部カバー層１１３の厚さ（Ｂ）に対する上部カバー層１１２の厚さ（Ｄ）の比Ｄ／Ｂが０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例においては、アコースティックノイズが著しく減少したことが分かる。
それに対して、下部カバー層１１３の厚さ（Ｂ）に対する上部カバー層１１２の厚さ（Ｄ）の比Ｄ／Ｂが０．４２２を超える比較例は、アコースティックノイズ低減効果がないことが分かる。
また、下部カバー層１１３の厚さ（Ｂ）に対する上部カバー層１１２の厚さ（Ｄ）の比Ｄ／Ｂが０．０２１未満の比較例は、上部カバー層１１２の厚さ（Ｄ）に比べて下部カバー層１１３の厚さ（Ｂ）が大きすぎるため、クラックやデラミネーションが発生することがあり、目標容量に対する静電容量が小さいため、容量不良が発生することがある。
実施例のうち、セラミック本体１１０の全体厚さの１／２（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の比Ｂ／Ａが０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たし、かつ下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の全体厚さの１／２（Ｃ）の比Ｃ／Ｂが０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例であるサンプル１９〜３４においては、アコースティックノイズが１８ｄＢ未満にさらに減少したことが分かる。
それに対して、セラミック本体１１０の全体厚さの１／２（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の比Ｂ／Ａが１．５２２を超え、かつ下部カバー層１１３の厚さ（Ｂ）に対するアクティブ層１１５の全体厚さの１／２（Ｃ）の比Ｃ／Ｂが０．１４６未満のサンプル３５〜３７は、目標容量に対する静電容量が小さいため、容量不良が発生することがあるという問題があった。
下記表２は、外部電極の端部からアクティブ層１１５の最下端の内部電極までの最短距離Ｔに対するアクティブ層１１５の最下端の内部電極の端部からセラミック本体１１０の下面の一部を覆っている外部電極の端部までの距離Ｅの比、すなわちＥ／Ｔ及びセラミック本体１１０の長手方向のマージンＦによる積層セラミックキャパシタ１００の反り・クラック及びデラミネーションの発生有無を示すものである。以下の反り・クラック及びデラミネーションの数値は、各サンプル毎に５０個実験したときの不良発生数を示すものである。
上記表２を参照すると、外部電極の端部からアクティブ層１１５の最下端の内部電極までの最短距離Ｔに対するアクティブ層１１５の最下端の内部電極の端部からセラミック本体１１０の下面の一部を覆っている外部電極の端部までの距離Ｅの比Ｅ／Ｔが１．２未満の比較例としてのサンプル１０〜１３及びサンプル２４〜２６は、セラミック本体１１０内部の段差が生じる部分又はそれに隣接する部分にプリント基板の反りによる応力が集中するため、反り・クラックが発生したことが分かる。
また、Ｅ／Ｔが１．２以上であり、セラミック本体１１０の長手方向のマージンＦが３０μｍ未満の比較例としてのサンプル１、２及びサンプル１４、１５は、反り・クラックは発生しなかったが、デラミネーション不良が発生したことが分かる。
つまり、反り・クラック実験及びデラミネーション実験で不良が発生しない好ましい範囲は、外部電極の端部からアクティブ層１１５の最下端の内部電極までの最短距離Ｔに対するアクティブ層１１５の最下端の内部電極の端部からセラミック本体１１０の下面の一部を覆っている外部電極の端部までの距離Ｅの比Ｅ／Ｔが１．２以上であり、セラミック本体１１０の長手方向のマージンＦが３０μｍ以上である。
積層セラミックキャパシタの実装基板
図４及び図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装されるプリント基板２１０と、プリント基板２１０の上面に離隔して形成された第１及び第２電極パッド２２１、２２２とを含む。
ここで、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触して位置する状態で、半田２３０によりプリント基板２１０に電気的に接続されるようにしてもよい。
このように積層セラミックキャパシタ１００がプリント基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが発生し得る。
ここで、第１及び第２電極パッド２２１、２２２の大きさは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２とを接続する半田２３０の量を決定する目安となり、半田２３０の量によりアコースティックノイズを調節することができる。
図６を参照すると、積層セラミックキャパシタ１００がプリント基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に極性が異なる電圧が印加されると、セラミック本体１１０は、誘電体層１１１の逆圧電効果により厚さ方向に膨張と収縮をし、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果によりセラミック本体１１０の厚さ方向の膨張と収縮とは逆に収縮と膨張をする。
ここで、アクティブ層１１５の中心部ＣＬＡは、第１及び第２外部電極１３１、１３２の長手方向の両端部において最大に膨張と収縮をする部分であり、アコースティックノイズ発生の原因となる。
積層セラミックキャパシタ１００の長手方向の両端面が最大に膨張すると、半田２３０の上部には、膨張により外部に押し出される力（Ｆ１）が加わり、半田２３０の下部には、膨張により外部に押し出される力により外部電極を押す、収縮する力（Ｆ２）が加わる。
従って、本実施形態のように、電圧印加時におけるアクティブ層１１５の中心部ＣＬＡの変形率と下部カバー層１１３の変形率との差により、セラミック本体１１０の両端面に形成される変曲点が半田２３０の高さ以下に形成された場合、アコースティックノイズをさらに低減することができる。
内部電極の変形例
一方、内部電極の露出する面において中央部に比べて相対的に薄いコーナー部から導電性異物、湿気、イオンなどの不純物が浸透し、絶縁抵抗の劣化や信頼性の低下などの問題が発生し得る。
このような問題を解消するためにボトルネックパターンの内部電極を用いることができるが、本発明は、このようなボトルネックパターンの内部電極を用いる場合に適用可能である。
図７〜図１３は本発明の一実施形態による積層セラミックキャパシタに適用される内部電極の様々な変形例を示す横断面図である。
図７に示すように、第１及び第２内部電極１２１、１２２は、誘電体層１１１の一端面から交互に露出するように延設される第１及び第２リード部１２１ａ、１２２ａをそれぞれ有し、かつ第１及び第２リード部１２１ａ、１２２ａと第１及び第２内部電極１２１、１２２とが接続される角部を内側に向かってテーパ状となるように傾斜面に形成してもよい。
また、図８に示すように、第１及び第２リード部１２１ａ、１２２ａと第１及び第２内部電極１２１、１２２とが接続される角部は、曲面に形成してもよい。
さらに、図９に示すように、第１及び第２リード部１２１ａ、１２２ａの幅を様々に縮小又は拡大し、当該第１及び第２リード部１２１ａ、１２２ａの幅に反比例して誘電体層１１１の長手方向のマージン部の面積が決定されるようにしてもよい。
さらに、図１０に示すように、第１及び第２リード部１２１ａ、１２２ａと第１及び第２内部電極１２１、１２２とが接続される角部を凹部で形成し、誘電体層１１１の角部に位置するマージン部の面積を十分に確保することにより、反り・クラック及びデラミネーションの発生を低減することができる。
一方、図１１に示すように、第１及び第２内部電極１２１、１２２は、別途のリード部を形成するのではなく、第１及び第２内部電極１２１、１２２において誘電体層１１１の一端面から露出する先端面の両角部１２１ｃ、１２２ｃを内側に向かってテーパ状となるように傾斜面に形成してもよい。
ここで、第１及び第２内部電極１２１、１２２の角部１２１ｃ、１２２ｃは、図１２に示すように、曲面に形成してもよい。
一方、図１３に示すように、第１及び第２内部電極１２１、１２２の露出しない他面の角部１２１ｂ、１２２ｂをテーパ状の傾斜面に形成してもよい。
ここで、デラミネーションの発生を最小限に抑制するために、角部１２１ｂ、１２２ｂの開始点及び終了点を基準として、誘電体層１１１の先端面に対するマージン部の最長距離が最短距離の約２倍となるようにすることが好ましい。
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、請求の範囲に記載された本発明の技術的思想から外れない範囲内で様々な修正及び変形が可能であることは、当該技術分野における通常の知識を有する者にとって自明である。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ アクティブ層
１２１ 第１内部電極
１２２ 第２内部電極
１２１ａ 第１リード部
１２２ａ 第２リード部
１２１ｂ、１２１ｃ、１２２ｂ、１２２ｃ 角部
１３１ 第１外部電極
１３２ 第２外部電極
２００ 実装基板
２１０ プリント基板
２２１ 第１電極パッド
２２２ 第２電極パッド
２３０ 半田
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ アクティブ層
１２１ 第１内部電極
１２２ 第２内部電極
１２１ａ 第１リード部
１２２ａ 第２リード部
１２１ｂ、１２１ｃ、１２２ｂ、１２２ｃ 角部
１３１ 第１外部電極
１３２ 第２外部電極
２００ 実装基板
２１０ プリント基板
２２１ 第１電極パッド
２２２ 第２電極パッド
２３０ 半田
Claims (14)
- 複数の誘電体層が積層されるセラミック本体と、
前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成され、前記誘電体層の上部または下部にそれぞれ配置された複数の内部電極を含んで容量が形成されるアクティブ層と、
前記アクティブ層の上部に形成される上部カバー層と、
前記アクティブ層の下部に形成され、前記上部カバー層より厚い下部カバー層と、
前記セラミック本体の両端面と上下面の一部を覆うように形成される外部電極とを含み、
前記アクティブ層の最下端の内部電極の端部から前記セラミック本体の下面の一部を覆っている外部電極の端部までの距離をＥ、前記外部電極の端部から前記アクティブ層の最下端の内部電極までの最短距離をＴ、前記セラミック本体の長手方向のマージンをＦ、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定するとき、１．２≦Ｅ／Ｔ＜２．０、３０μｍ≦Ｆ≦１７５μｍ、Ａ＞Ｂの範囲を満たし、
前記セラミック本体の下面の一部を覆っている外部電極の長手方向の長さは前記マージンＦよりも大きい、積層セラミックキャパシタ。 - 前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、前記アクティブ層の中心部が前記セラミック本体の中心部から外れた割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
- 前記下部カバー層の厚さ（Ｂ）に対する前記上部カバー層の厚さ（Ｄ）の比Ｄ／Ｂが、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項２に記載の積層セラミックキャパシタ。
- 前記セラミック本体の全体厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の比Ｂ／Ａが、０．３２９≦Ｂ／Ａの範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
- 前記下部カバー層の厚さ（Ｂ）に対する前記アクティブ層の全体厚さの１／２（Ｃ）の比Ｃ／Ｂが、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
- 電圧印加時における前記アクティブ層の中心部の変形率と前記下部カバー層の変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記セラミック本体の厚さの中心部以下に形成される、請求項１に記載の積層セラミックキャパシタ。
- 第１及び第２の前記内部電極は、前記セラミック本体の端面から露出する部分が内側に向かってテーパ状となるように形成される、請求項１に記載の積層セラミックキャパシタ。
- 第１及び第２の前記内部電極は、前記セラミック本体の外側に露出しない他面の角部が内側に向かってテーパ状となるように形成される、請求項１に記載の積層セラミックキャパシタ。
- 上部に一対の電極パッドを有するプリント基板と、
前記プリント基板上に設けられる積層セラミックキャパシタとを含み、
前記積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック本体と、前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成され、前記誘電体層の上部または下部にそれぞれ配置された複数の内部電極を含んで容量が形成されるアクティブ層と、前記アクティブ層の上部に形成される上部カバー層と、前記アクティブ層の下部に形成され、前記上部カバー層より厚い下部カバー層と、前記セラミック本体の両端面と上下面の一部を覆うように形成され、前記一対の電極パッドに半田により接続される外部電極とを含み、前記アクティブ層の最下端の内部電極の端部から前記セラミック本体の下面の一部を覆っている外部電極の端部までの距離をＥ、前記外部電極の端部から前記アクティブ層の最下端の内部電極までの最短距離をＴ、前記セラミック本体の長手方向のマージンをＦ、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定するとき、１．２≦Ｅ／Ｔ＜２．０、３０μｍ≦Ｆ≦１７５μｍ、Ａ＞Ｂの範囲を満たし、前記セラミック本体の下面の一部を覆っている外部電極の長手方向の長さは前記マージンＦよりも大きい、積層セラミックキャパシタの実装基板。 - 前記アクティブ層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定するとき、前記アクティブ層の中心部が前記セラミック本体の中心部から外れた割合（Ｂ＋Ｃ）／Ａが、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。
- 前記下部カバー層の厚さ（Ｂ）に対する前記上部カバー層の厚さ（Ｄ）の比Ｄ／Ｂが、０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす、請求項１０に記載の積層セラミックキャパシタの実装基板。
- 前記セラミック本体の全体厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の比Ｂ／Ａが、０．３２９≦Ｂ／Ａの範囲を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。
- 前記下部カバー層の厚さ（Ｂ）に対する前記アクティブ層の全体厚さの１／２（Ｃ）の比Ｃ／Ｂが、０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす、請求項９に記載の積層セラミックキャパシタの実装基板。
- 電圧印加時における前記アクティブ層の中心部の変形率と前記下部カバー層の変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記半田の高さ以下に形成される、請求項９に記載の積層セラミックキャパシタの実装基板。
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