KR102150551B1 - 전자 부품 - Google Patents
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Abstract
본 발명은, 커패시터 바디와 상기 커패시터 바디의 양단에 각각 형성되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 및 인터포저 바디와 상기 인터포저 바디의 양단에 각각 형성되는 한 쌍의 외부 단자를 포함하는 인터포저; 및 상기 적층형 커패시터와 상기 인터포저의 마주보는 계면에 형성되는 접착층; 을 포함하고, 상기 외부 단자는, 상기 인터포저 바디의 상면에 형성되고 상기 외부 전극과 접속되는 접합부, 상기 인터포저 바디의 하면에 형성되는 실장부 및 상기 인터포저의 단면에 상기 접합부와 실장부를 연결하도록 형성되는 연결부를 포함하고, 상기 접착층의 최대 높이를 t 로, 전자 부품의 높이를 T로 정의할 때, t/T가, 0.1≤t/T≤0.3을 만족하는 전자 부품을 제공한다.
Description
본 발명은 전자 부품에 관한 것이다.
적층형 커패시터는 소형이면서 고용량 구현이 가능하여 여러 가지 전자 기기의 부품으로 사용되고 있다.
이러한 적층형 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가진다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
기판 실장시 이러한 진동은 적층형 커패시터의 외부 전극과 기판을 연결하는 솔더(Solder)를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(Acoustic Noise)라고 한다.
한편, 이러한 어쿠스틱 노이즈를 줄이기 위한 방안으로, 적층형 커패시터와 기판 사이에 배치되는 인터포저를 이용한 전자 부품이 개시되어 있다.
그러나, 인터포저를 사용하는 전자 부품의 경우 전자 부품의 사이즈가 작아지면 적층형 커패시터와 인터포저 사이의 접합 면적이 작아져 고착 강도가 충분히 확보되지 못하는 문제가 있다.
이에 적층형 커패시터의 어쿠스틱 노이즈를 효과적으로 감소시키면서 적층형 커패시터와 인터포저 간의 고착 강도를 일정 수준 이상으로 확보할 수 있는 기술이 요구된다.
본 발명의 목적은, 어쿠스틱 노이즈 저감 효과를 일정 수준 이상으로 유지하면서 적층형 커패시터와 인터포저 간의 고착 강도를 확보할 수 있는 전자 부품을 제공하는 것이다.
본 발명의 일 측면은, 커패시터 바디와 상기 커패시터 바디의 양단에 각각 형성되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터; 인터포저 바디와 상기 인터포저 바디의 양단에 각각 형성되는 한 쌍의 외부 단자를 포함하는 인터포저; 및상기 적층형 커패시터와 상기 인터포저의 마주보는 계면에 형성되는 접착층; 을 포함하고, 상기 외부 단자는, 상기 인터포저 바디의 상면에 형성되고 상기 외부 전극과 접속되는 접합부, 상기 인터포저 바디의 하면에 형성되는 실장부 및 상기 인터포저의 단면에 상기 접합부와 실장부를 연결하도록 형성되는 연결부를 포함하고, 상기 접착층의 최대 높이를 t 로, 전자 부품의 높이를 T로 정의할 때, t/T가, 0.1≤t/T≤0.3을 만족하는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 길이는 1.0mm이고, t는 70 내지 100㎛이고, t/T는 0.10≤t/T≤0.14을 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 길이는 0.7mm이고, t가 60 내지 90㎛이고, t/T가 0.13≤t/T≤0.20을 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 길이는 0.5mm이고, t는 50 내지 80㎛이고, t/T는 0.17≤t/T≤0.27을 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 접착층은 상기 커패시터 바디의 하면과 상기 인터포저 바디의 상면 사이에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 접착층은 에폭시 수지로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 외부 단자는 ㄷ자 형상의 단면을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 인터포저 바디는 알루미나로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 상기 제5 및 제6 면을 연결하는 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 머리부; 및 상기 머리부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 밴드부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 접착층은, 상기 커패시터 바디의 하면에서 양측에 위치한 한 쌍의 밴드부를 커버하도록 연장되고, 상기 인터포저 바디의 상면에서 양측에 위치한 한 쌍의 접합부를 커버하도록 연장될 수 있다.
본 발명의 일 실시 예에서, 상기 전자 부품은, 상기 외부 전극과 상기 외부 단자의 표면에 각각 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 전자 부품은 길이, 폭 및 높이가 각각 0.8mm 이하, 0.4mm 이하 및 0.7mm 이하일 수 있다.
본 발명의 일 실시 예에 따르면, 전자 부품의 어쿠스틱 노이즈 저감 효과를 일정 수준 이상으로 유지하면서, 적층형 커패시터와 인터포저 간의 고착 강도를 일정 수준 확보할 수 있는 효과가 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이다.
도 2a 및 도 2b는 도 3의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3의 I-I'선 단면도이다.
도 2a 및 도 2b는 도 3의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3의 I-I'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터와 인터포저의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
먼저 도 1 내지 도 2b를 참조하여, 본 실시 예의 전자 부품에 적용되는 적층형 커패시터의 구조에 대해 설명한다.
본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)와 커패시터 바디(110)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Y방향으로 커패시터 바디(110)의 양측부와 Z방향으로 상기 액티브 영역의 상하부에 각각 마련되는 커버 영역을 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Y방향으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Y방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
한편, 본 발명에서는 내부 전극이 Y방향으로 적층된 구조를 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 내부 전극이 Z방향으로 적층되는 구조에도 적용할 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Y방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 실시 형태에서는 커패시터 바디(110)의 내부 전극이 실장 면인 제1 면(1)에 대해 수직 방향으로 적층되는 것으로 도시하여 설명하고 있지만, 본 발명의 내부 전극은 필요시 실장 면에 대해 수평 방향으로 적층될 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 머리부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 머리부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 고착 강도 향상 등을 위해 제1 머리부(131a)에서 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 제2 머리부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 머리부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 고착 강도 향상 등을 위해 제2 머리부(132a)에서 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 3은 본 발명의 일 실시 형태에 따른 전자 부품의 사시도이고, 도 4는 도 3의 분리사시도이고, 도 5는 도 3의 I-I'선 단면도이다.
도 3 내지 도 5를 참조하면, 본 실시 예에 따른 전자 부품(101)은 적층형 커패시터(100) 및 인터포저(200)를 포함한다.
이때, 전자 부품(101)은 X방향의 길이, Y방향의 폭 및 Z방향의 높이가 각각 0.8mm 이하, 0.4mm 이하 및 0.7mm 이하일 수 있다.
인터포저(200)는 인터포저 바디(210)와 인터포저 바디(210)의 X방향의 양 단부에 각각 형성되는 제1 및 제2 외부 단자(220, 230)를 포함한다.
인터포저 바디(210)는 세라믹 재질로 이루어지며, 바람직하게는 알루미나(Al2O3)로 이루어질 수 있다.
또한, 인터포저 바디(210)의 X방향의 길이 및 Y방향의 폭은 커패시터 바디(110)의 X방향의 길이 및 Y방향의 폭과 각각 같거나 또는 그 보다 각각 작게 형성될 수 있다.
제1 및 제2 외부 단자(220, 230)는 서로 다른 극성의 전압이 제공되며, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 단자(220)는 제1 접합부(221), 제1 실장부(222) 및 제1 연결부(223)를 포함한다.
제1 접합부(221)는 인터포저 바디(210)의 상면에 형성되는 부분으로, 일단이 인터포저 바디(210)의 X방향의 일면을 통해 노출되고 제1 외부 전극(131)의 제1 밴드부(131b)와 접속되는 부분이다.
제1 실장부(222)는 인터포저 바디(210)의 하면에 제1 접합부(221)와 Z방향으로 마주보게 형성되는 부분으로, 기판 실장시 단자의 역할을 할 수 있다.
제1 연결부(223)는 인터포저 바디(210)의 X방향의 일 단면에 형성되고 제1 접합부(221)의 단부와 제1 실장부(222)의 단부를 접합하는 역할을 한다.
이에 제1 외부 단자(220)는 [자 형상의 X-Z 단면을 갖도록 형성될 수 있다.
또한 제1 연결부(223)는 필요시 인터포저 바디(210)의 Y방향의 양 단면까지 연장되게 형성될 수 있다.
제2 외부 단자(230)는 제2 접합부(231), 제2 실장부(232) 및 제2 연결부(233)를 포함한다.
제2 접합부(231)는 인터포저 바디(210)의 상면에 형성되는 부분으로, 일단이 인터포저 바디(210)의 X방향의 타면을 통해 노출되고 제2 외부 전극(132)의 제2 밴드부(132b)와 접속되는 부분이다.
제2 실장부(232)는 인터포저 바디(210)의 하면에 제2 접합부(231)와 Z방향으로 마주보게 형성되는 부분으로, 기판 실장시 단자의 역할을 할 수 있다.
제2 연결부(233)는 인터포저 바디(210)의 X방향의 타 단면에 형성되고 제2 접합부(231)의 단부와 제2 실장부(232)의 단부를 연결하는 역할을 한다.
이에 제2 외부 단자(230)는 ]자 형상의 X-Z 단면을 갖도록 형성될 수 있다.
또한 제2 연결부(233)는 필요시 인터포저 바디(210)의 Y방향의 양 단면까지 연장되게 형성될 수 있다.
한편, 제1 및 제2 외부 단자(220, 230)의 표면에는 필요시 도금층이 더 형성될 수 있다.
상기 도금층은, 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석 도금층을 포함할 수 있다.
그리고, 적층형 커패시터(100)와 인터포저(200)의 Z방향으로 마주보는 계면에 접착층(300)이 형성된다.
이러한 접착층(300)은 커패시터 바디(110)의 하면과 인터포저 바디(210)의 상면 사이에 형성될 수 있다.
이때, 접착층(300)의 최대 높이를 t로, 전자 부품(101)의 높이를 T로 정의할 때, t/T는, 0.1=t/T≤=0.3을 만족할 수 있다. 본 실시 예의 전자 부품은 t/T가 상기 범위를 만족할 때 어쿠스틱 노이즈 저감 효과 및 고착 강도 확보를 최적화할 수 있다.
이때, 접착층(300)은 에폭시 수지로 이루어질 수 있다.
또한, 접착층(300)은, 커패시터 바디(110)의 하면에 위치한 부분(310)으로부터 양측에 위치한 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)를 커버하도록 연장되는 부분(320, 330)을 포함할 수 있다.
또한, 접착층(300)은 인터포저 바디(210)의 상면에 위치한 부분(310)으로부터 양측에 위치한 제1 및 제2 외부 단자(220, 230)의 제1 및 제2 접합부(221, 231)를 커버하도록 연장되는 부분(320, 330)을 포함할 수 있다.
이러한 접착층(300)은 어쿠스틱 노이즈 저감 효과를 더 향상시키는 역할을 수 있으며, 적층형 커패시터(100)와 인터포저(200) 간의 접합력을 향상시켜 고착 강도를 높이고, 이에 기판 실장시 실장 불량을 방지할 수 있다.
특히, 이러한 고착 강도 향상 효과는 전자 부품의 X방향의 길이가 1.0mm 이하인 경우 더 효과적일 수 있다.
전자 부품(100)이 기판에 실장된 상태에서 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 된다.
이에 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 되고, 이러한 수축과 팽창은 진동을 발생시키게 된다.
그리고, 상기 진동은 제 1 및 제2 외부 전극(131, 132)과 제1 및 제2 외부 단자(220, 230)를 통해 기판에 전달되고, 이에 기판으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 예의 인터포저(200)는 적층형 커패시터(100)의 실장 방향인 제1 면 측에 부착되어 적층형 커패시터(100)의 진동이 기판으로 전달되는 것을 막아주는 역할을 하여 적층형 커패시터(100)의 어쿠스틱 노이즈를 감소시킬 수 있다.
한편, 본 실시 예에서 적층형 커패시터(100)와 인터포저(200) 사이에는 접착층(300)이 형성되어 이 접착층(#00)에 의해 적층형 커패시터(100)와 인터포저(200)가 서로 결합된다.
이러한 접착층(300)은, 커패시터 바디(110)의 하면에서 양측에 위치한 한 쌍의 제1 및 제2 밴드부(131b, 132b)를 커버하도록 연장되는 부분(320, 330)을 포함하고, 이 부분(320, 330)은 인터포저 바디(210)의 상면에서 양측에 위치한 한 쌍의 제1 및 제2 접합부(22, 231)을 커버하므로, 외부 전극과 외부 단자를 접합하는 별도의 솔더 등이 필요하지 않다.
이때, 적층형 커패시터의 사이즈가 작을수록 적층형 커패시터(100)와 인터포저(200) 간의 고착 강도가 낮아지므로, 전자 부품(101)을 기판에 실장한 후 실장 불량 또는 낙하 충격 등에 의해 적층형 커패시터(100)와 인터포저(200)가 예기치 않게 분리되는 문제가 발생할 수 있다.
따라서, 접착층(300)을 형성하는 에폭시 수지의 양이 많을수록 고착 강도는 유리하지만 에폭시 수지의 양이 너무 많으면 적층형 커패시터(100)로부터 전달되는 진동의 양이 커지므로 어쿠스틱 노이즈에는 불리하게 작용하게 된다.
따라서, 전자 부품(101)의 어쿠스틴 노이즈를 효과적으로 감소시키고 적층형 커패시터(100)와 인터포저(200)의 고착 강도를 충분히 확보할 수 있는 접착층(300)의 크기를 찾고자 한다.
본 실시 예에서는 이러한 적정한 접착층(300)의 크기를 커패시터 바디(110)와 인터포저 바디(210) 사이에 형성되는 접착층(300)의 최대 크기로 제안한다.
실험 예
표 1 은 전자 부품(101)의 높이와 접착층(300)의 최대 높이의 비율에 따른 전자 부품(101)의 고착 강도를 나타낸다.
표 1에 사용된 적층형 커패시터(100)는 X방향의 길이가 1.0mm가 되도록 제조한다.
이 적층형 커패시터(100)에 대체로 동일한 길이와 폭을 가지는 인터포저(200)를 에폭시 수지를 이용한 접착층(300)으로 서로 접합하여 전자 부품(101)으로 제조하고 기판에 실장하여 고착 강도를 테스트하며, 이때 각 샘플 별로 에폭시 수지의 양을 다양하게 변화시킨다.
각 샘플 별로 사용된 에폭시 수지의 양은, 전자 부품(101)의 X-Z 단면 사진을 이용하여 커패시터 바디(110)와 인터포저 바디(210) 사이의 접착층(300)의 최대 높이로 서로 비교할 수 있다.
상기 고착 강도는 기판에 실장된 전자 부품(101)의 X-Z의 일면에 서서히 증가하도록 힘을 가하여, 적층형 커패시터(100)가 인터포저(200)로부터 분리되는 순간의 강도로 확인할 수 있다.
여기서, T는 전자 부품(101)의 높이를 나타내고, t는 접착층(300)의 최대 높이를 나타낸다.
표 1에서, 고착 강도의 결과는 적어도 10N 의 강도까지 견디는 경우를 합격으로 판단하고, 어쿠스틱 노이즈의 결과는 27 dBA 이하를 합격으로 판단하여 나타내었다.
| # | t (㎛) | t/T | 고착강도 (N) | A/N (dBA) |
| 1 | 0 | 0.00 | 4.5 | 33 |
| 2 | 30 | 0.04 | 6 | 30 |
| 3 | 50 | 0.07 | 7 | 28 |
| 4 | 70 | 0.10 | 10 | 26 |
| 5 | 100 | 0.14 | 11 | 26 |
| 6 | 140 | 0.20 | 11 | 28 |
| 7 | 190 | 0.27 | 11 | 31 |
| 8 | 260 | 0.37 | 11 | 30 |
표 1을 참조하면, 접착층의 최대 높이가 70㎛ 미만인 샘플 1-3의 경우, 적층형 커패시터와 인터포저 간의 고착 강도가 충분히 확보되지 못하여 10 N 미만의 강도에서 적층형 커패시터의 분리가 발생하였다.
또한, t/T가 0.14를 초과하는 샘플 6-8의 경우, 접착층의 크기가 너무 커 샘플 5에 비해 어쿠스틱 노이즈가 다시 증가하는 것을 확인할 수 있다.
따라서, 적층형 커패시터와 인터포저 간의 고착 강도를 일정 수준 확보하고 어쿠스틱 노이즈 저감 효과를 기대하기 위해서는, t가 70 내지 100㎛이고, t/T가 0.10≤t/T≤0.14를 만족해야 하는 것을 알 수 있다.
표 2에 사용된 적층형 커패시터는 X방향의 길이가 0.7mm가 되도록 제조한 것이고, 그 외 사항은 앞서 표 1에서와 동일하다.
표 2에서, 고착 강도의 결과는 적어도 7.1 N의 강도까지 견디는 경우를 합격으로 판단하고, 어쿠스틱 노이즈의 결과는 26 dBA 이하를 합격으로 판단하여 나타내었다.
| # | t (㎛) | t/T | 고착강도 (N) | A/N (dBA) |
| 11 | 0 | 0.00 | 3.8 | 31 |
| 22 | 20 | 0.04 | 6 | 28 |
| 13 | 40 | 0.09 | 6.3 | 27 |
| 14 | 60 | 0.13 | 7.1 | 25 |
| 15 | 90 | 0.20 | 7.2 | 26 |
| 16 | 120 | 0.27 | 6.8 | 26 |
| 17 | 150 | 0.33 | 7.1 | 27 |
| 18 | 210 | 0.47 | 6.9 | 26 |
표 2를 참조하면, 접착층의 최대 높이가 60㎛ 미만인 샘플 11-13의 경우, 적층형 커패시터와 인터포저 간의 고착 강도가 충분히 확보되지 못하여 7.1 N 미만의 강도에서 적층형 커패시터의 분리가 발생하였다.
또한, t/T가 0.20를 초과하는 샘플 16-18의 경우, 접착층의 크기가 너무 커 샘플 15에 비해 어쿠스틱 노이즈 감소 효과가 없는 것을 확인할 수 있다.
따라서, 적층형 커패시터와 인터포저 간의 고착 강도를 일정 수준 확보하고 어쿠스틱 노이즈 저감 효과를 기대하기 위해서는, t가 60 내지 90㎛이고, t/T가 0.13≤t/T≤0.20를 만족해야 하는 것을 알 수 있다.
표 3에 사용된 적층형 커패시터는 X방향의 길이가 0.5mm가 되도록 제조한 것이고, 그 외 사항은 앞서 표 1에서와 동일하다.
표 3에서, 고착 강도의 결과는 적어도 6.5N의 강도까지 견디는 경우를 합격으로 판단하고, 어쿠스틱 노이즈의 결과는 28 dBA 이하를 합격으로 판단하여 나타내었다.
| # | t (㎛) | t/T | 고착강도 (N) | A/N (dBA) |
| 21 | 0 | 0.00 | 3.5 | 32 |
| 22 | 20 | 0.07 | 5.9 | 30 |
| 23 | 35 | 0.12 | 6.3 | 28 |
| 24 | 50 | 0.17 | 7.2 | 27 |
| 25 | 80 | 0.27 | 6.5 | 28 |
| 26 | 120 | 0.40 | 7.1 | 29 |
| 27 | 130 | 0.43 | 6.8 | 28 |
| 28 | 170 | 0.57 | 6.9 | 28 |
표 3을 참조하면, 접착층의 최대 높이가 50㎛ 미만인 샘플 21-23의 경우, 적층형 커패시터와 인터포저 간의 고착 강도가 충분히 확보되지 못하여 7.2 N 미만의 강도에서 적층형 커패시터의 분리가 발생하였다.
또한, t/T가 0.27를 초과하는 샘플 26-28의 경우, 접착층의 크기가 너무 커 샘플 25에 비해 어쿠스틱 노이즈 감소 효과가 없는 것을 확인할 수 있다.
따라서, 적층형 커패시터와 인터포저 간의 고착 강도를 일정 수준 확보하고 어쿠스틱 노이즈 저감 효과를 기대하기 위해서는, t가 50 내지 80㎛이고, t/T가 0.17≤t/T≤0.27을 만족해야 하는 것을 알 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것은 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
101: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200: 인터포저
210: 인터포저 바디
220, 230: 제1 및 제2 외부 단자
221, 231: 제1 및 제2 접합부
222, 232: 제1 및 제2 실장부
223, 233: 제1 및 제2 연결부
300: 접착층
101: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200: 인터포저
210: 인터포저 바디
220, 230: 제1 및 제2 외부 단자
221, 231: 제1 및 제2 접합부
222, 232: 제1 및 제2 실장부
223, 233: 제1 및 제2 연결부
300: 접착층
Claims (19)
- 커패시터 바디와 상기 커패시터 바디의 양단에 각각 형성되는 한 쌍의 외부 전극을 포함하는 적층형 커패시터;
인터포저 바디와 상기 인터포저 바디의 양단에 각각 형성되는 한 쌍의 외부 단자를 포함하는 인터포저; 및
상기 적층형 커패시터와 상기 인터포저의 마주보는 계면에 형성되는 접착층; 을 포함하고,
상기 외부 단자는, 상기 인터포저 바디의 상면에 형성되고 상기 접착층을 통해 상기 외부 전극과 접속되는 접합부, 상기 인터포저 바디의 하면에 형성되는 실장부 및 상기 인터포저의 단면에 상기 접합부와 상기 실장부를 서로 연결하도록 형성되는 연결부를 포함하고,
상기 접착층의 최대 높이를 t 로, 전자 부품의 높이를 T로 정의할 때, t/T가, 0.1≤t/T≤0.3을 만족하는 전자 부품.
- 제1항에 있어서,
상기 커패시터 바디의 길이가 1.0mm이고,
t가 70 내지 100㎛이고, t/T가 0.10≤t/T≤0.14을 만족하는 전자 부품.
- 제1항에 있어서,
상기 커패시터 바디의 길이가 0.7mm이고,
t가 60 내지 90㎛이고, t/T가 0.13≤t/T≤0.20을 만족하는 전자 부품.
- 제1항에 있어서,
상기 커패시터 바디의 길이가 0.5mm이고,
t가 50 내지 80㎛이고, t/T가 0.17≤t/T≤0.27을 만족하는 전자 부품.
- 제1항에 있어서,
상기 접착층이 상기 커패시터 바디의 하면과 상기 인터포저 바디의 상면 사이에 형성되는 전자 부품.
- 제1항에 있어서,
상기 접착층이 에폭시 수지를 포함하는 전자 부품.
- 제1항에 있어서,
상기 외부 단자가 '['와 ']'자 형상의 단부를 가지는 전자 부품.
- 제1항에 있어서,
상기 인터포저 바디가 알루미나를 포함하는 전자 부품.
- 제1항에 있어서,
상기 커패시터 바디는, 제1 방향으로 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층 및 상기 유전체층을 사이에 두고 상기 제3 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고,
상기 각각의 제1 내부 전극의 일단 및 상기 각각의 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 전자 부품.
- 제9항에 있어서,
상기 한 쌍의 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 머리부; 및
상기 머리부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 밴드부; 를 포함하는 전자 부품.
- 제10항에 있어서,
상기 접착층은, 상기 커패시터 바디의 하면의 양측에 배치된 밴드부들을 커버하도록 연장되고, 상기 인터포저 바디의 상면의 양측에 배치된 접합부들을 커버하도록 연장되는 전자 부품.
- 제9항에 있어서,
상기 커패시터 바디가, 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과, 제3 방향으로 상기 액티브 영역의 양 측면에 배치되고 제1 방향으로 상기 액티브 영역의 상부 및 하부 면에 배치되는 커버 영역을 포함하는 전자 부품.
- 제9항에 있어서,
제2 및 제3 방향으로 상기 인터포저 바디의 길이가 제2 및 제3 방향으로 각각 상기 커패시터의 길이 이하인 전자 부품.
- 제1항에 있어서,
상기 외부 전극의 표면과 상기 외부 단자의 표면에 배치되는 도금층을 더 포함하는 전자 부품.
- 제1항에 있어서,
상기 전자 부품은 길이, 폭 및 높이가 각각 0.8mm 이하, 0.4mm 이하 및 0.7mm 이하인 전자 부품.
- 제1 방향으로 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 제1 및 제2 외부 전극을 포함하는 적층형 커패시터;
인터포저 바디와 상기 인터포저 바디의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하는 인터포저; 및
상기 적층형 커패시터와 상기 인터포저의 마주보는 계면에 형성되는 접착층; 을 포함하고,
상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 머리부; 및 상기 제1 및 제2 머리부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 포함하고,
상기 적층형 커패시터의 커패시터 바디에서 상기 인터포저와 마주보는 면에 상기 제1 및 제2 밴드부의 두께에 의해 홈부가 마련되고,
상기 접착층이 상기 적층형 커패시터의 홈부와 상기 인터포저 사이에 배치되고,
상기 접착층의 최대 높이를 t 로, 전자 부품의 높이를 T로 정의할 때, t/T가, 0.1≤t/T≤0.3을 만족하는 전자 부품.
- 제16항에 있어서,
상기 제1 및 제2 외부 단자는, 상기 인터포저의 상면에 배치되고 상기 접착층을 통해 상기 제1 및 제2 외부 전극의 제1 및 제2 밴드부와 각각 연결되는 제1 및 제2 접합부와; 상기 인터포저 바디의 하면에 배치되는 제1 및 제2 실장부와; 상기 인터포저 바디의 단면에 배치되고 상기 제1 접합부와 상기 제1 실장부를 서로 연결하도록 배치되는 제1 연결부와 상기 제2 접합부와 상기 제2 실장부를 서로 연결하도록 배치되는 제2 연결부; 를 각각 포함하는 전자 부품.
- 제16항에 있어서,
상기 접착층이 에폭시 수지를 포함하는 전자 부품.
- 제16항에 있어서,
상기 인터포저 바디가 알루미나를 포함하는 전자 부품.
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