JP2021174856A - 積層セラミック電子部品、回路基板及び積層セラミック電子部品の製造方法 - Google Patents
積層セラミック電子部品、回路基板及び積層セラミック電子部品の製造方法 Download PDFInfo
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Abstract
【課題】不具合なく高密度に実装されることが可能な積層セラミック電子部品、それを高密度に実装した回路基板、及び積層セラミック電子部品の製造方法を提供する。【解決手段】本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。上記セラミック素体は、第１方向に向いた端面と、上記端面から露出し上記第１方向に直交する第２方向に積層された内部電極と、を有する。上記外部電極は、上記第１方向及び上記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され上記第１方向に突出した２つの凸部を有し、上記端面に設けられる。【選択図】図４
Description
本発明は、積層セラミック電子部品及びそれを実装した回路基板並びに積層セラミック電子部品の製造方法に関する。
積層セラミックコンデンサ等の積層セラミック電子部品は、例えば特許文献１に示すように、プリント基板上の電極パッドに半田を介して電気的に接続される。半田は、積層セラミック電子部品の外部電極の表面と電極パッドとを接合する。
近年、積層セラミック電子部品は、基板上に高密度に実装されることがある。実装密度が高まると、隣り合う積層セラミック電子部品の外部電極上に形成された半田同士が融合し、ショート等の不具合を生じる可能性がある。
以上のような事情に鑑み、本発明の目的は、不具合なく高密度に実装されることが可能な積層セラミック電子部品、それを高密度に実装した回路基板、及び積層セラミック電子部品の製造方法を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、第１方向に向いた端面と、上記端面から露出し上記第１方向に直交する第２方向に積層された内部電極と、を有する。
上記外部電極は、上記第１方向及び上記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され上記第１方向に突出した２つの凸部を有し、上記端面に設けられる。
上記セラミック素体は、第１方向に向いた端面と、上記端面から露出し上記第１方向に直交する第２方向に積層された内部電極と、を有する。
上記外部電極は、上記第１方向及び上記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され上記第１方向に突出した２つの凸部を有し、上記端面に設けられる。
積層セラミック電子部品は、外部電極が基板に半田付けされることで基板に実装される。上記構成では、外部電極が第３方向における２つの周縁部に沿ってそれぞれ凸部を有するため、中央部が凸状の構成と比較して、外部電極の表面積が大きくなる。半田は、外部電極の表面に沿って濡れ広がるため、半田が２つの凸部の表面を濡れ広がることにより、中央部が凸状の構成と比較して、半田の厚みを薄くすることができる。したがって、第１方向に複数の積層セラミック電子部品の外部電極が近接した状態で半田付けされる場合にも、双方の外部電極上の半田の厚みを規制でき、半田同士が融合することを防止することができる。これにより、不具合なく高密度な実装が可能となる。
本発明の他の形態に係る回路基板は、実装面を有する実装基板と、２つの積層セラミック電子部品と、半田と、を具備する。
上記２つの積層セラミック電子部品は、第１方向に向いた端面と上記端面から露出し上記第１方向に直交する第２方向に積層された内部電極とを含むセラミック素体と、上記実装面に接続され上記端面に設けられた外部電極と、をそれぞれ有し、上記第１方向に並んで配置される。
上記半田は、上記外部電極の表面と上記実装面とを接合する。
上記外部電極は、周縁部に沿って形成され上記第１方向に突出した凸部を有する。
上記２つの積層セラミック電子部品の上記外部電極間の上記第１方向における距離が、１００μｍ以下である。
上記２つの積層セラミック電子部品は、第１方向に向いた端面と上記端面から露出し上記第１方向に直交する第２方向に積層された内部電極とを含むセラミック素体と、上記実装面に接続され上記端面に設けられた外部電極と、をそれぞれ有し、上記第１方向に並んで配置される。
上記半田は、上記外部電極の表面と上記実装面とを接合する。
上記外部電極は、周縁部に沿って形成され上記第１方向に突出した凸部を有する。
上記２つの積層セラミック電子部品の上記外部電極間の上記第１方向における距離が、１００μｍ以下である。
上記構成では、外部電極が周縁部に沿って凸部を有するため、中央部が凸状の構成と比較して、外部電極の表面積が大きくなる。半田は、外部電極の表面に沿って濡れ広がるため、半田が凸部の表面を濡れ広がることにより、中央部が凸状の構成と比較して、半田の厚みを薄くすることができる。したがって、２つの積層セラミック電子部品の外部電極が第１方向に１００μｍ以下の距離で半田付けされる場合にも、双方の外部電極上の半田の厚みを規制でき、半田同士が接合することを防止することができる。これにより、高密度な実装が可能となる。
例えば、上記外部電極は、上記第１方向及び上記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され上記第１方向に突出した２つの凸部を有していてもよい。
本発明のさらに他の形態に係る積層セラミック電子部品の製造方法は、第１方向に向いた端面と、上記端面から露出し上記第１方向に直交する第２方向に積層された内部電極と、を有するセラミック素体を作製する工程を含む。
上記第１方向及び上記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され上記第１方向に突出した２つの凸部を有する外部電極が、上記端面に形成される。
上記第１方向及び上記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され上記第１方向に突出した２つの凸部を有する外部電極が、上記端面に形成される。
また、上記端面には、上記第３方向における中央部に形成された凹部と、上記凹部の上記第３方向外側にそれぞれ位置し上記第１方向に突出した２つの凸部と、が形成され、
上記外部電極の上記２つの凸部は、上記端面の上記２つの凸部上にそれぞれ形成されてもよい。
上記外部電極の上記２つの凸部は、上記端面の上記２つの凸部上にそれぞれ形成されてもよい。
以上のように、本発明によれば、不具合なく高密度に実装されることが可能な積層セラミック電子部品、それを高密度に実装した回路基板及び積層セラミック電子部品の製造方法を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、外部電極１４とを具備する。
セラミック素体１１は、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を有する。端面１１ａには、外部電極１４が設けられる。セラミック素体１１の各面を接続する稜部は面取りされていてもよい。セラミック素体１１の各面は平坦な面に限定されず、曲面や凹凸のある面であってもよい。例えば、端面１１ａは、後述するように、Ｙ軸方向周縁部がＸ軸方向に突出した形状であってもよい。
セラミック素体１１は、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を有する。端面１１ａには、外部電極１４が設けられる。セラミック素体１１の各面を接続する稜部は面取りされていてもよい。セラミック素体１１の各面は平坦な面に限定されず、曲面や凹凸のある面であってもよい。例えば、端面１１ａは、後述するように、Ｙ軸方向周縁部がＸ軸方向に突出した形状であってもよい。
セラミック素体１１は、容量形成部１６と、保護部１７と、を有する。容量形成部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有し、これらが複数のセラミック層１５を介してＺ軸方向に交互に積層された構成を有する。保護部１７は、容量形成部１６のＺ軸方向を向いた主面１１ｃ側の面と、Ｙ軸方向を向いた側面１１ｂ側の面とをそれぞれ覆っている。
第１内部電極１２は、一方の端面１１ａに引き出され、他方の端面１１ａから離間している。第２内部電極１３は、第１内部電極１２が引き出されている端面１１ａからは離間し、他方の端面１１ａに引き出されている。
内部電極１２，１３は、典型的にはニッケル（Ｎｉ）を主成分として構成され、積層セラミックコンデンサ１０の内部電極として機能する。なお、内部電極１２，１３は、ニッケル以外に、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等を主成分としてもよい。
内部電極１２，１３は、典型的にはニッケル（Ｎｉ）を主成分として構成され、積層セラミックコンデンサ１０の内部電極として機能する。なお、内部電極１２，１３は、ニッケル以外に、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等を主成分としてもよい。
セラミック層１５は、誘電体セラミックスによって形成されている。セラミック層１５は、容量形成部１６における容量を大きくするために、高誘電率の誘電体セラミックスで形成される。
上記高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ１０が得られる。
なお、セラミック層１５は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで形成されてもよい。
上記高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ１０が得られる。
なお、セラミック層１５は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで形成されてもよい。
保護部１７も、誘電体セラミックスで形成されている。保護部１７を形成する材料は、絶縁性セラミックスであればよいが、セラミック層１５と同様の誘電体セラミックスを用いることにより、セラミック素体１１における内部応力が抑制される。
保護部１７は、容量形成部１６における端面１１ａ以外の面を被覆する。保護部１７は、主に、容量形成部１６の周囲を保護し、内部電極１２，１３の絶縁性を確保する機能を有する。以下、保護部１７の主面１１ｃ側の領域をカバー領域、側面１１ｂ側の領域をサイドマージン領域と称する。
保護部１７は、容量形成部１６における端面１１ａ以外の面を被覆する。保護部１７は、主に、容量形成部１６の周囲を保護し、内部電極１２，１３の絶縁性を確保する機能を有する。以下、保護部１７の主面１１ｃ側の領域をカバー領域、側面１１ｂ側の領域をサイドマージン領域と称する。
外部電極１４は、端面１１ａに設けられ、主面１１ｃ及び側面１１ｂに延出している。一方の外部電極１４は、一方の端面１１ａにおいて第１内部電極１２と接続され、他方の外部電極１４は、他方の端面１１ａにおいて第２内部電極１３と接続される。
以下、外部電極１４の詳細な構成について、説明する。
以下、外部電極１４の詳細な構成について、説明する。
［外部電極１４の詳細な構成］
図４は、Ｚ軸方向から見た積層セラミックコンデンサ１０の平面図である。
図１及び４に示すように、外部電極１４は、Ｘ軸方向に向いた第１の面１４ａと、Ｙ軸方向に向いた第２の面１４ｂと、Ｚ軸方向に向いた第３の面１４ｃと、を有する。第１の面１４ａは、端面１１ａ上に形成される。第２の面１４ｂは、本実施形態において、側面１１ｂ上に形成される。第３の面１４ｃは、本実施形態において、主面１１ｃ上に形成される。
図４は、Ｚ軸方向から見た積層セラミックコンデンサ１０の平面図である。
図１及び４に示すように、外部電極１４は、Ｘ軸方向に向いた第１の面１４ａと、Ｙ軸方向に向いた第２の面１４ｂと、Ｚ軸方向に向いた第３の面１４ｃと、を有する。第１の面１４ａは、端面１１ａ上に形成される。第２の面１４ｂは、本実施形態において、側面１１ｂ上に形成される。第３の面１４ｃは、本実施形態において、主面１１ｃ上に形成される。
図１及び４に示すように、外部電極１４は、Ｙ軸方向における２つの周縁部に沿ってそれぞれ形成され、Ｘ軸方向に突出した２つの凸部１８を有する。外部電極１４のＹ軸方向における周縁部は、第１の面１４ａのＹ軸方向における周縁に位置し、かつ第１の面１４ａの外縁に沿ってＺ軸方向に延びる部分とする。２つの凸部１８も、第１の面１４ａ上でＺ軸方向に延びるように構成される。
各凸部１８は、Ｚ軸方向から見た断面においてＸ軸方向に最も突出している頂部１８ａをそれぞれ含む。各頂部１８ａも、Ｚ軸方向に延びるように構成される。頂部１８ａの形状は特に限定されず、例えば頂部１８ａが凸な曲面状でもよいし、頂部１８ａが鋭く突出していてもよい。また、頂部１８ａの位置は凸部１８のＹ軸方向中央に限定されず、Ｙ軸方向に偏っていてもよい。
本実施形態において、外部電極１４は、さらに、第１の面１４ａにおいて、Ｙ軸方向に離間した２つの凸部１８の間に位置する中央部１９を有する。中央部１９は、本実施形態において略平坦な構成を有するが、例えばＸ軸方向における突出量が１μｍ以下の微小な凹凸を有していてもよい。
外部電極１４がＹ軸方向に相互に離間した２つの凸部１８を有することで、外部電極１４の表面積を増加させることができる。これにより、後述するように、実装基板への実装時に、外部電極１４の表面を覆う半田の厚みを低減させることができる。
各凸部１８のＹ軸方向における幅寸法Ｄ１は、例えば１５μｍ以上とすることができる。これにより、各凸部１８の幅寸法Ｄ１を十分確保でき、凸部１８の表面積を十分に確保することができる。各凸部１８の幅寸法Ｄ１は、各凸部１８のＹ軸方向に最も大きい部分の寸法とする。
積層セラミックコンデンサ１０の幅寸法Ｗに対する幅寸法Ｄ１の比Ｄ１／Ｗは、例えば０．０２以上とすることができる。積層セラミックコンデンサ１０の幅寸法Ｗは、積層セラミックコンデンサ１０のＹ軸方向において最も大きい部分の寸法とする。
また、幅寸法Ｄ１は、例えば６０μｍ以下とすることができ、積層セラミックコンデンサ１０の幅寸法Ｗに対する幅寸法Ｄ１の比Ｄ１／Ｗは、例えば０．２０以下とすることができる。
積層セラミックコンデンサ１０の幅寸法Ｗに対する幅寸法Ｄ１の比Ｄ１／Ｗは、例えば０．０２以上とすることができる。積層セラミックコンデンサ１０の幅寸法Ｗは、積層セラミックコンデンサ１０のＹ軸方向において最も大きい部分の寸法とする。
また、幅寸法Ｄ１は、例えば６０μｍ以下とすることができ、積層セラミックコンデンサ１０の幅寸法Ｗに対する幅寸法Ｄ１の比Ｄ１／Ｗは、例えば０．２０以下とすることができる。
また、２つの凸部１８の頂部１８ａ間のＹ軸方向における距離Ｄ２は、例えば２５０μｍ以上とすることができる。これにより、凸部１８の頂部１８ａ間をＹ軸方向に十分に離間させ、半田の局所的な集中を抑制することができる。距離Ｄ２は、２つの凸部１８の頂部１８ａ間の、Ｙ軸方向に最も離間した部分の距離とする。
積層セラミックコンデンサ１０の幅寸法Ｗに対する距離Ｄ２の比Ｄ２／Ｗは、例えば０．３０以上とすることができる。また、距離Ｄ２は、例えば２８５μｍ以下とすることができ、積層セラミックコンデンサ１０の幅寸法Ｗに対する距離Ｄ２の比Ｄ２／Ｗは、例えば０．９５以下とすることができる。
積層セラミックコンデンサ１０の幅寸法Ｗに対する距離Ｄ２の比Ｄ２／Ｗは、例えば０．３０以上とすることができる。また、距離Ｄ２は、例えば２８５μｍ以下とすることができ、積層セラミックコンデンサ１０の幅寸法Ｗに対する距離Ｄ２の比Ｄ２／Ｗは、例えば０．９５以下とすることができる。
頂部１８ａのＸ軸方向における高さ寸法Ｄ３は、例えば１０μｍ以上とすることができる。これにより、凸部１８を十分に突出させ、凸部１８の表面積を十分確保することができる。頂部１８ａの高さ寸法Ｄ３は、中央部１９のＸ軸方向における厚みが最も薄い部分から頂部１８ａまでのＸ軸方向における高さ寸法とする。
中央部１９の厚み寸法Ｄ４に対する高さ寸法Ｄ３の比Ｄ３／Ｄ４は、例えば０．２５以上とすることができる。中央部１９の厚み寸法Ｄ４は、図２を参照し、中央部１９のＸ軸方向における厚みが最も薄い部分の厚み寸法とする。
また、高さ寸法Ｄ３は、例えば２０μｍ以下とすることができ、中央部１９の厚み寸法Ｄ４に対する高さ寸法Ｄ３の比Ｄ３／Ｄ４は、例えば０．５０以下とすることができる。
中央部１９の厚み寸法Ｄ４に対する高さ寸法Ｄ３の比Ｄ３／Ｄ４は、例えば０．２５以上とすることができる。中央部１９の厚み寸法Ｄ４は、図２を参照し、中央部１９のＸ軸方向における厚みが最も薄い部分の厚み寸法とする。
また、高さ寸法Ｄ３は、例えば２０μｍ以下とすることができ、中央部１９の厚み寸法Ｄ４に対する高さ寸法Ｄ３の比Ｄ３／Ｄ４は、例えば０．５０以下とすることができる。
以上の構成の外部電極１４が半田によって実装基板に接続されることで、積層セラミックコンデンサ１０を備えた回路基板が構成される。
［回路基板１００の構成］
図５及び６は、本実施形態に係る回路基板１００を示す図である。図５は、図２に対応する位置における回路基板１００の断面図である。図６は、Ｚ軸方向から見た回路基板１００の平面図である。
図５及び６は、本実施形態に係る回路基板１００を示す図である。図５は、図２に対応する位置における回路基板１００の断面図である。図６は、Ｚ軸方向から見た回路基板１００の平面図である。
回路基板１００は、実装面５１を有する実装基板５０と、少なくとも２つの積層セラミックコンデンサ１０と、半田６０と、を備える。なお、図５は、回路基板１００のうち、１つの積層セラミックコンデンサ１０が実装されている部分の断面図を示す。図６は、２つの積層セラミックコンデンサ１０が並んでいる態様を示すが、回路基板１００は、３以上の積層セラミックコンデンサ１０を備えていてもよい。
実装面５１は、外部電極１４に接続されたランド５２を含む。ランド５２は、実装面５１に配置されたパッド状の金属端子であって、例えば矩形に構成される。ランド５２は、例えば各外部電極１４に対して１つずつ設けられる。実装面５１のランド５２以外の部分は、図示はしないが、例えば絶縁性のソルダレジストで覆われている。
積層セラミックコンデンサ１０は、例えば一方の主面１１ｃを実装面５１に対向させた姿勢で、実装面５１上に配置される。図６に示すように、２つの積層セラミックコンデンサ１０は、Ｘ軸方向に並んで配置される。２つの積層セラミックコンデンサ１０の外部電極１４間のＸ軸方向における距離Ｄ５は、例えば１００μｍ以下であり、より好ましくは８０μｍ以下である。なお、距離Ｄ５は、隣り合う２つの積層セラミックコンデンサ１０の外部電極１４間の、Ｘ軸方向において最も狭い部分の距離とする。
半田６０は、外部電極１４の表面と実装面５１とを接合する。半田６０は、ランド５２と外部電極１４の第３の面１４ｃとの間に配置されるとともに、外部電極１４の第２の面１４ｂ及び凸部１８を有する第１の面１４ａまで延びるように形成される。
回路基板１００は、例えば以下のように製造される。まず、実装基板５０のランド５２上に半田ペーストが塗布され、当該半田ペースト上に積層セラミックコンデンサ１０が配置される。この状態でリフロー炉において加熱され、半田ペーストが加熱されて溶融する。半田ペーストの溶融に伴い、積層セラミックコンデンサ１０がランド５２側に沈み込む。これにより、半田ペーストは、外部電極１４の第３の面１４ｃから第１の面１４ａ及び第２の面１４ｂに濡れ上がる。その後、半田ペーストが冷却されて固化することで、外部電極１４と実装基板５０とを接続する半田６０が形成され、図５及び図６に示す回路基板１００が製造される。
ここで、溶融した半田ペーストは、第１の面１４ａに到達した場合、Ｘ軸方向における起伏の小さい部分から凸状の部分へと流動する。つまり、半田ペーストは、中央部１９から２つの凸部１８へ向かって分流し、各凸部１８を覆う。これにより、積層セラミックコンデンサ１０では、半田ペーストの局所的な集中を抑制することができる。加えて、２つの凸部１８により、外部電極１４上の表面積を増大させることができる。したがって、第１の面１４ａにおける半田６０の厚みを抑制することができる。
図７は、本実施形態の比較例に係る回路基板３００を示す図であり、Ｚ軸方向から見た回路基板３００の平面図である。なお、回路基板３００において、上述の回路基板１００と同様の構成については同一の符号を付して説明を省略する。
回路基板３００は、実装面５１を有する実装基板５０と、少なくとも２つの積層セラミックコンデンサ３０と、半田７０と、を備える。回路基板３００は、回路基板１００と同様の実装基板５０を有するが、積層セラミックコンデンサ３０の構成が回路基板１００と異なる。
回路基板３００は、実装面５１を有する実装基板５０と、少なくとも２つの積層セラミックコンデンサ３０と、半田７０と、を備える。回路基板３００は、回路基板１００と同様の実装基板５０を有するが、積層セラミックコンデンサ３０の構成が回路基板１００と異なる。
積層セラミックコンデンサ３０は、セラミック素体３１と、２つの外部電極３４と、を備える。外部電極３４は、Ｘ軸方向に向いた第１の面３４ａと、Ｙ軸方向に向いた第２の面３４ｂと、Ｚ軸方向に向いた第３の面３４ｃと、を有する。第１の面３４ａは、Ｙ軸方向中央部がＸ軸方向に凸状に構成される。
回路基板３００では、実装面５１のランド５２の配置が回路基板１００と同様であるため、隣り合う外部電極３４間のＸ軸方向における距離Ｄ６が回路基板１００における距離Ｄ５とほぼ同一になる。また、半田７０を形成する半田ペーストの塗布量は、半田６０を形成する半田ペーストの塗布量とほぼ同一とする。
回路基板３００の製造時に、溶融した半田ペーストが第１の面３４ａに到達すると、当該半田ペーストは、第１の面３４ａのＹ軸方向周縁部から凸状のＹ軸方向中央部に向かって流動する。これにより、半田ペーストがＹ軸方向中央部に集中し易くなり、固化した半田７０は、Ｙ軸方向中央部で厚く盛り上がった形状となる。距離Ｄ６が１００μｍ以下と小さい場合、図７に示すように、隣り合う積層セラミックコンデンサ３０に形成された半田７０が、当該Ｙ軸方向中央部において融合し易くなる。異なる積層セラミックコンデンサ３０の半田７０が融合した場合、外観上の不具合のみならず、ショート等の電気的な不具合も引き起こすことがある。
一方で、本実施形態では、溶融した半田ペーストが２つの凸部１８の表面を覆うように流動するため、半田ペーストの使用量が半田７０とほぼ同一の場合、１つの凸部１８における半田６０の盛り上がり量が小さくなる。つまり、本実施形態では、第１の面１４ａの表面積を増大させるとともに、半田６０が局所的に集中することを防止でき、半田６０の厚みを抑制することができる。これにより、距離Ｄ５が１００μｍ以下となるように積層セラミックコンデンサ１０を高密度に実装した場合でも、隣り合う半田６０の融合等の不具合を防止することができる。
したがって、本実施形態では、隣り合う積層セラミックコンデンサ１０に形成された半田６０が融合する不具合を抑制でき、外観上及びショート等の電気的な不具合を抑制することができる。
このような積層セラミックコンデンサ１０は、例えば以下のように製造することができる。
このような積層セラミックコンデンサ１０は、例えば以下のように製造することができる。
［積層セラミックコンデンサ１０の製造方法］
図８は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図９〜１２は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図８に沿って、図９〜１２を適宜参照しながら説明する。
図８は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図９〜１２は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図８に沿って、図９〜１２を適宜参照しながら説明する。
（ステップＳ０１：セラミックシート積層）
ステップＳ０１では、第１セラミックシート１０１、第２セラミックシート１０２及び第３セラミックシート１０３を図９に示すように積層することで、積層シート１０４を形成する。
ステップＳ０１では、第１セラミックシート１０１、第２セラミックシート１０２及び第３セラミックシート１０３を図９に示すように積層することで、積層シート１０４を形成する。
セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第１セラミックシート１０１には、未焼成の第１内部電極１１２が形成される。第２セラミックシート１０２には、未焼成の第２内部電極１１３が形成される。第３セラミックシート１０３には、内部電極が形成されていない。
図１０は、セラミックシート１０１，１０２の平面図である。この段階では、セラミックシート１０１，１０２が、個片化されていない大判のシートとして構成される。図１０には、積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙ１，Ｌｙ２が示されている。切断線ＬｘはＸ軸に平行であり、切断線Ｌｙ１及びＬｙ２はＹ軸に平行である。
内部電極１１２，１１３は、任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法は、公知の技術から任意に選択可能である。例えば、導電性ペーストの塗布には、スクリーン印刷法やグラビア印刷法を用いることができる。
セラミックシート１０１，１０２上の各内部電極１１２，１１３は、１本の切断線Ｌｙ１又はＬｙ２を跨いでＸ軸方向に延びる略矩形に構成される。各内部電極１１２，１１３は、切断線Ｌｙ１、Ｌｙ２及びＬｘで切断されることにより、各積層セラミックコンデンサ１０の内部電極１２，１３を形成する。切断線Ｌｙ１，Ｌｙ２は、各積層セラミックコンデンサ１０の端面１１ａに対応する。切断線Ｌｘは、各積層セラミックコンデンサ１０の側面１１ｂに対応する。
第１セラミックシート１０１では、切断線Ｌｙ１を跨いで延びる内部電極１１２がＸ軸方向に沿って配置された第１列と、切断線Ｌｙ２を跨いで延びる内部電極１１２がＸ軸方向に沿って配置された第２列とが、Ｙ軸方向に交互に並んでいる。第１列では、Ｘ軸方向に隣接する内部電極１１２同士が切断線Ｌｙ２を挟んで相互に対向する。第２列では、Ｘ軸方向に隣接する内部電極１１２同士が切断線Ｌｙ１を挟んで相互に対向する。つまり、Ｙ軸方向に隣接する第１列と第２列では、内部電極１１２が、１チップ分ずつＸ軸方向にずれて配置されている。
第２セラミックシート１０２上の内部電極１１３も、内部電極１１２と同様に構成される。但し、第２セラミックシート１０２では、第１セラミックシート１０１の第１列に対応する列の内部電極１１３が、切断線Ｌｙ２を跨いで延び、第１セラミックシート１０１の第２列に対応する列の内部電極１１３が、切断線Ｌｙ１を跨いで延びる。つまり、内部電極１１３は、内部電極１１２とはＸ軸方向又はＹ軸方向に１チップ分ずれて形成されている。
図９に示すように、第１セラミックシート１０１及び第２セラミックシート１０２は、Ｚ軸方向に交互に積層される。セラミックシート１０１，１０２の積層体は、未焼成の容量形成部１６に対応する。セラミックシート１０１，１０２の積層体のＺ軸方向上下面には、第３セラミックシート１０３が積層される。第３セラミックシート１０３の積層体は、未焼成の保護部１７のカバー領域に対応する。
積層されたセラミックシート１０１，１０２，１０３は、圧着され一体化される。これにより、大判の積層シート１０４が作製される。
（ステップＳ０２：貫通孔Ｈ形成）
ステップＳ０２では、積層シート１０４の切断線Ｌｙ１及びＬｙ２上に、Ｚ軸方向に貫通する貫通孔Ｈを形成する。
図１１は、積層シート１０４をＺ軸方向から見た平面図である。図１１に示すように、貫通孔Ｈは、積層シート１０４の各切断線Ｌｙ１及びＬｙ２上に延び、かつ切断線Ｌｘを跨がないように形成される。つまり、貫通孔Ｈは、積層シート１０４の各積層セラミックコンデンサ１０の端面１１ａに対応する領域の、Ｙ軸方向中央部に形成される。
ステップＳ０２では、積層シート１０４の切断線Ｌｙ１及びＬｙ２上に、Ｚ軸方向に貫通する貫通孔Ｈを形成する。
図１１は、積層シート１０４をＺ軸方向から見た平面図である。図１１に示すように、貫通孔Ｈは、積層シート１０４の各切断線Ｌｙ１及びＬｙ２上に延び、かつ切断線Ｌｘを跨がないように形成される。つまり、貫通孔Ｈは、積層シート１０４の各積層セラミックコンデンサ１０の端面１１ａに対応する領域の、Ｙ軸方向中央部に形成される。
貫通孔Ｈは、例えば、ドリル等による切削加工によって形成される。あるいは、貫通孔Ｈは、レーザ加工によって形成されてもよい。また、貫通孔Ｈの形状は、図示の長円形状に限定されず、後述する端面１１１ａの凸部１１１ｄの形状等に応じて適宜調整される。
（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を切断線Ｌｘ，Ｌｙ１，Ｌｙ２に沿って切断することにより、未焼成のセラミック素体１１１を作製する。
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を切断線Ｌｘ，Ｌｙ１，Ｌｙ２に沿って切断することにより、未焼成のセラミック素体１１１を作製する。
図１２は、ステップＳ０３で得られるセラミック素体１１１の斜視図である。
同図に示すように、未焼成のセラミック素体１１１は、Ｘ軸方向を向いた２つの端面１１１ａと、Ｙ軸方向を向いた２つの側面１１１ｂと、Ｚ軸方向を向いた２つの主面１１１ｃと、を有する。また、未焼成のセラミック素体１１１は、未焼成の内部電極１１２，１１３が交互にＺ軸方向に積層された未焼成の容量形成部１１６と、容量形成部１１６の周囲の未焼成の保護部１１７と、を有する。
同図に示すように、未焼成のセラミック素体１１１は、Ｘ軸方向を向いた２つの端面１１１ａと、Ｙ軸方向を向いた２つの側面１１１ｂと、Ｚ軸方向を向いた２つの主面１１１ｃと、を有する。また、未焼成のセラミック素体１１１は、未焼成の内部電極１１２，１１３が交互にＺ軸方向に積層された未焼成の容量形成部１１６と、容量形成部１１６の周囲の未焼成の保護部１１７と、を有する。
端面１１１ａは、本実施形態において、Ｙ軸方向における中央部に形成された凹部１１１ｅと、凹部１１１ｅのＹ軸方向外側にそれぞれ位置しＸ軸方向に突出した２つの凸部１１１ｄと、を有する。凹部１１１ｅは、本実施形態において、貫通孔Ｈによって形成された凹状の部分である。凸部１１１ｄは、本実施形態において、貫通孔Ｈが形成されていない切断線Ｌｙ１，Ｌｙ２上の領域に対応し、凹部１１１ｅからＸ軸方向に突出した部分である。
凸部１１１ｄの最も突出した頂部は、図１２に示すように略平坦な構成に限定されず、凸状の曲面でもよいし、鋭く突出していてもよい。また、凸部１１１ｄの各寸法は、外部電極１４の凸部１８の寸法に応じて適宜設定することができる。
（ステップＳ０４：焼成）
ステップＳ０４では、ステップＳ０２で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜４に示すセラミック素体１１を作製する。焼成は、例えば、還元雰囲気、又は低酸素分圧雰囲気で行うことができる。なお、焼成後のセラミック素体１１は、バレル研磨等で面取りされてもよい。これにより、焼成後の端面１１ａの凸部も丸みを帯びた形状となる。
ステップＳ０４では、ステップＳ０２で得られた未焼成のセラミック素体１１１を焼結させることにより、図１〜４に示すセラミック素体１１を作製する。焼成は、例えば、還元雰囲気、又は低酸素分圧雰囲気で行うことができる。なお、焼成後のセラミック素体１１は、バレル研磨等で面取りされてもよい。これにより、焼成後の端面１１ａの凸部も丸みを帯びた形状となる。
（ステップＳ０５：外部電極１４形成）
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１に外部電極１４を形成することにより、図１〜４に示す積層セラミックコンデンサ１０を作製する。
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１に外部電極１４を形成することにより、図１〜４に示す積層セラミックコンデンサ１０を作製する。
ステップＳ０５では、まず、セラミック素体１１の一方の端面１１ａを覆うように導電性ペーストを塗布し、セラミック素体１１の他方の端面１１ａを覆うように導電性ペーストを塗布する。セラミック素体１１に塗布された導電性ペーストに、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、セラミック素体１１に下地膜を形成する。そして、セラミック素体１１に焼き付けられた下地膜の上に、電解メッキなどのメッキ処理でメッキ膜を形成して、外部電極１４が完成する。
外部電極１４形成用の導電性ペーストは、凸部を含む端面１１ａに倣った形状で塗布される。これにより、当該導電性ペーストが焼き付けられた下地膜も、Ｙ軸方向における２つの周縁部に沿って形成された凸部を有する形状となる。また、下地膜上のメッキ膜も、下地膜に倣って凸部を有する形状となる。つまり、端面１１ａの２つの凸部上に、外部電極１４の２つの凸部１８がそれぞれ形成される。
なお、上記のステップＳ０５における処理の一部を、ステップＳ０４の前に行ってもよい。例えば、ステップＳ０４の前に未焼成のセラミック素体１１１の両端面１１１ａに未焼成の電極材料を塗布し、ステップＳ０４において、未焼成のセラミック素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４の下地層を形成してもよい。また、脱バインダー処理したセラミック素体１１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。
［他の実施形態］
例えば外部電極１４は、２つの凸部１８を有する形状に限定されない。
図１３は、本発明の他の実施形態に係る積層セラミックコンデンサ２０を示す斜視図である。なお、積層セラミックコンデンサ２０について、第１実施形態と同様の構成については同一の符号を付して説明を省略する。
積層セラミックコンデンサ２０は、セラミック素体１１と、外部電極２４とを備え、外部電極２４の構成が上記実施形態の外部電極１４の構成と異なる。
例えば外部電極１４は、２つの凸部１８を有する形状に限定されない。
図１３は、本発明の他の実施形態に係る積層セラミックコンデンサ２０を示す斜視図である。なお、積層セラミックコンデンサ２０について、第１実施形態と同様の構成については同一の符号を付して説明を省略する。
積層セラミックコンデンサ２０は、セラミック素体１１と、外部電極２４とを備え、外部電極２４の構成が上記実施形態の外部電極１４の構成と異なる。
外部電極２４は、周縁部に沿って形成されＸ軸方向に突出した凸部２８を有する。具体的に、凸部２８は、Ｙ軸方向における２つの周縁部に沿って形成された第１凸部２８ａと、Ｚ軸方向における２つの周縁部に沿って形成された第２凸部２８ｂと、を含む。凸部２８は、これらの第１凸部２８ａ及び第２凸部２８ｂが接続されて環状に構成される。
このような外部電極２４も、図７に示す積層セラミックコンデンサ３０の外部電極３４と比較して、環状の凸部２８によって表面積が大きくなる。これにより、実装基板への実装時に、半田ペーストが濡れ広がる面積を増大させ、半田の厚みを抑制することができる。したがって、積層セラミックコンデンサ３０が実装基板上に高密度に実装された場合でも、隣り合う半田が融合するような不具合を防止することができる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば、積層セラミックコンデンサ１０の製造方法は上述の方法に限定されない。例えば、凸部１１１ｄを有さない略直方体形状のセラミック素体１１を形成した後、端面１１ａのＹ軸方向周縁部にのみ導電性ペーストを塗布し、その後端面１１ａ全体に導電性ペーストを塗布することによっても、図１〜４に示す外部電極１４を形成することができる。あるいは、凸部１１１ｄを有さない略直方体形状のセラミック素体１１を形成した後、端面１１ａ全体に導電ペーストを塗布し、その後端面１１ａのＹ軸方向周縁部にのみ導電ペーストを塗布することによっても、図１〜４に示す外部電極１４を形成することができる。
また、上記各実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０及び２０について説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
１０，２０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１１ａ…端面
１４，２４…外部電極
１８，２８…凸部
５０…実装基板
５１…実装面
６０…半田
１１…セラミック素体
１１ａ…端面
１４，２４…外部電極
１８，２８…凸部
５０…実装基板
５１…実装面
６０…半田
Claims (5)
- 第１方向に向いた端面と、前記端面から露出し前記第１方向に直交する第２方向に積層された内部電極と、を有するセラミック素体と、
前記第１方向及び前記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され前記第１方向に突出した２つの凸部を有し、前記端面に設けられた外部電極と、
を具備する積層セラミック電子部品。 - 実装面を有する実装基板と、
第１方向に向いた端面と前記端面から露出し前記第１方向に直交する第２方向に積層された内部電極とを含むセラミック素体と、前記実装面に接続され前記端面に設けられた外部電極と、をそれぞれ有し、前記第１方向に並んで配置された２つの積層セラミック電子部品と、
前記外部電極の表面と前記実装面とを接合する半田と、
を具備し、
前記外部電極は、周縁部に沿って形成され前記第１方向に突出した凸部を有し、
前記２つの積層セラミック電子部品の前記外部電極間の前記第１方向における距離が、１００μｍ以下である
回路基板。 - 請求項２に記載の回路基板であって、
前記外部電極は、前記第１方向及び前記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され前記第１方向に突出した２つの凸部を有する
回路基板。 - 第１方向に向いた端面と、前記端面から露出し前記第１方向に直交する第２方向に積層された内部電極と、を有するセラミック素体を作製し、
前記第１方向及び前記第２方向に直交する第３方向における２つの周縁部に沿ってそれぞれ形成され前記第１方向に突出した２つの凸部を有する外部電極を、前記端面に形成する
積層セラミック電子部品の製造方法。 - 請求項４に記載の積層セラミック電子部品の製造方法であって、
前記端面には、前記第３方向における中央部に形成された凹部と、前記凹部の前記第３方向外側にそれぞれ位置し前記第１方向に突出した２つの凸部と、が形成され、
前記外部電極の前記２つの凸部は、前記端面の前記２つの凸部上にそれぞれ形成される
積層セラミック電子部品の製造方法。
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