JP2021128969A - 積層セラミック電子部品及び回路基板 - Google Patents

Abstract

【課題】省スペースに実装でき、かつ高機能化が可能な積層セラミック電子部品及びそれを実装した回路基板を提供する。
【解決手段】積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。セラミック素体は、第１軸方向に積層された第１内部電極及び第２内部電極と、第１軸方向を向いた第１主面及び第２主面と、第１軸と直交する第２軸方向を向き第１内部電極が引き出された第１端面と、第２軸方向を向き第２内部電極が引き出された第２端面と、を有する。第１外部電極は、第１端面を覆い第１主面まで延出する。第２外部電極は、第２端面を覆い第１主面まで延出する。各外部電極は、錫を主成分とする第１最外層を含み、端面から第１主面まで延出する第１領域と、錫を主成分とする最外層を含まず、第１領域と端面上において第１軸方向に隣接して配置された第２領域と、を有する。
【選択図】図４

Description

本発明は、積層セラミックコンデンサ等の積層セラミック電子部品及びそれを実装した回路基板に関する。

電子機器の小型化に伴って、積層セラミック電子部品の低背化が求められている。特許文献１には、セラミック本体と、セラミック本体に配置された複数の第１及び第２内部電極と、第１及び第２内部電極とそれぞれ電気的に接続された第１及び第２外部電極と、を含む、低背型の積層セラミックコンデンサが開示されている。

特開２０１４−１３０９９９号公報

積層セラミックコンデンサは、例えば、外部電極が基板にはんだ付けされることで、基板に実装される。この際、はんだが外部電極の高さ方向に濡れ上がり、外部電極の周縁部に達することがあった。これにより、はんだを含めた高さ寸法が積層セラミック電子部品の高さ寸法よりも大きくなり、実装スペースが増加することがあった。さらに、セラミック本体（セラミック素体）の高さ及び内部電極の積層数が規制され、高容量化等の高機能化が妨げられていた。

以上のような事情に鑑み、本発明の目的は、省スペースに実装でき、かつ高機能化が可能な積層セラミック電子部品及びそれを実装した回路基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。
上記セラミック素体は、第１軸方向に積層された第１内部電極及び第２内部電極と、上記第１軸方向を向いた第１主面及び第２主面と、上記第１軸と直交する第２軸方向を向き上記第１内部電極が引き出された第１端面と、上記第２軸方向を向き上記第２内部電極が引き出された第２端面と、を有する。
上記第１外部電極は、上記第１端面を覆い、上記第１主面まで延出する。
上記第２外部電極は、上記第２端面を覆い、上記第１主面まで延出する。
上記第１外部電極及び上記第２外部電極各々は、
錫を主成分とする第１最外層を含み、上記第１端面又は上記第２端面から上記第１主面まで延出する第１領域と、
錫を主成分とする最外層を含まず、上記第１領域と上記第１端面又は上記第２端面上において上記第１軸方向に隣接して配置された第２領域と、を有する。

上記構成では、第１領域がはんだと反応し易い錫を主成分とする第１最外層を含み、第１端面又は第２端面から第１主面まで延出するように配置される。これにより、実装時に、第１主面と実装基板とを対向して配置することで、第１主面近傍においてはんだと第１最外層とを十分に反応させることができ、はんだと第１及び第２外部電極を確実に接合させることができる。また、上記構成では、錫を主成分とする最外層を含まない第２領域が、第１領域と第１軸方向に隣接して配置される。これにより、第２領域において第１軸方向に沿ったはんだの濡れ上がりを抑制でき、第２主面上へはんだが到達することを抑制できる。したがって、実装後において、はんだを含む積層セラミック電子部品の第１軸方向の高さ寸法を規制することができ、積層セラミック電子部品を省スペースに実装できる。さらに、実装スペースに対してセラミック素体の第１軸方向の高さ寸法を十分に確保することができ、実装スペースを最大限に活用して、積層セラミック電子部品の高機能化を実現することができる。

例えば、上記第２領域は、錫を主成分としない第２最外層を含んでいてもよい。
これにより、第２最外層によってはんだとの反応を抑制でき、はんだの濡れ上がりを抑制することができる。したがって、上記構成によれば、第２主面上へはんだが到達することを抑制することができ、省スペースな実装と積層セラミック電子部品の高機能化を実現することができる。

この場合、上記第１領域は、上記セラミック素体上に配置された第１内層をさらに含み、
上記第１最外層は、上記第１内層上に配置され、
上記第２最外層は、上記第１内層の少なくとも一部と連続して形成されてもよい。
これにより、第２最外層が第１内層の少なくとも一部と同一の工程により形成される。したがって、積層セラミック電子部品の生産効率を高めることができる。

あるいは、上記第１領域は、上記セラミック素体上に配置された第１内層をさらに含み、
上記第２領域は、
上記セラミック素体上に配置され、上記第１内層と連続して形成された第２内層と、
錫を主成分とし上記第２内層上に配置され、かつ上記第１最外層と連続して形成された錫含有層層と、をさらに含み、
上記第２最外層は、上記錫含有層上に配置されてもよい。
これにより、第１内層が第２内層と同一の工程により形成され、かつ、第１最外層が錫含有層と同一の工程により形成される。したがって、積層セラミック電子部品の生産効率を高めることができる。

例えば、上記第２領域は、上記第１端面又は上記第２端面上において上記第１軸及び上記第２軸と直交する第３軸方向に沿って延びていてもよい。
これにより、第２領域が第１軸方向に濡れ上がるはんだと広い範囲において接触することができ、はんだの濡れ上がりを効果的に抑制することができる。

上記第１外部電極は、上記第１端面を覆い、上記第１主面及び上記第２主面まで延出し、
上記第２外部電極は、上記第２端面を覆い、上記第１主面及び上記第２主面まで延出し、
上記第２領域は、上記第１外部電極及び上記第２外部電極各々の上記第１軸方向における中央部に配置され、
上記第１領域は、上記第１端面又は上記第２端面から上記第１主面及び上記第２主面まで延出していてもよい。
これにより、第１主面を実装基板に対向させて実装した場合と、第２主面を実装基板に対向させて実装した場合と、のいずれも場合でも、第２領域によるはんだの濡れ上がり抑制作用を得ることができる。したがって、積層セラミック電子部品の実装姿勢の自由度を高めることができる。

上記第１外部電極は、上記第１端面を覆い、上記第１主面及び上記第２主面まで延出し、
上記第２外部電極は、上記第２端面を覆い、上記第１主面及び上記第２主面まで延出し、
上記第２領域は、上記第１端面又は上記第２端面から上記第２主面まで延出していてもよい。
これにより、第２領域を広い範囲に配置することができ、第１主面を実装基板に対向させて実装した場合に、第２主面上へのはんだの到達をより確実に防止することができる。

本発明の他の形態に係る回路基板は、実装基板と、積層セラミック電子部品と、はんだと、を具備する。
上記積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。
上記セラミック素体は、第１軸方向に積層された第１内部電極及び第２内部電極と、上記第１軸方向を向いた第１主面及び第２主面と、上記第１軸と直交する第２軸方向を向き上記第１内部電極が引き出された第１端面と、上記第２軸方向を向き上記第２内部電極が引き出された第２端面と、を有する。
上記第１外部電極は、上記第１端面を覆い、上記第１主面まで延出する。
上記第２外部電極は、上記第２端面を覆い、上記第１主面まで延出する。
上記はんだは、上記第１外部電極及び上記第２外部電極と上記実装基板とを接続する。
上記第１外部電極及び上記第２外部電極各々は、
錫を主成分とする第１最外層を含み、上記第１端面又は上記第２端面から上記第１主面まで延出する第１領域と、
錫を主成分とする最外層を含まず、上記第１端面又は上記第２端面上において、上記第１領域と上記第１軸方向に隣接して配置された第２領域と、を有する。

以上のように、本発明によれば、省スペースに実装でき、かつ高機能化が可能な積層セラミック電子部品及びそれを実装した回路基板を提供することができる。

本発明の第１実施形態に係る積層セラミック電子部品を模式的に示す斜視図である。 上記積層セラミック電子部品のＡ−Ａ'線に沿った断面図である。 上記積層セラミック電子部品のＢ−Ｂ'線に沿った断面図である。 図２の一部を示す拡大図である。 上記積層セラミック電子部品の製造方法を示すフローチャートである。 上記積層セラミック電子部品の製造過程を示す斜視図である。 上記積層セラミック電子部品を実装した回路基板を示す模式的な断面図である。 上記第１実施形態の比較例に係る積層セラミック電子部品を実装した回路基板を示す模式的な断面図である。 図８の一部を示す拡大図である。 図７の一部を示す拡大図である。 上記積層セラミック電子部品の変形例を示す、図７に対応する拡大断面図である。 本発明の第２実施形態に係る積層セラミック電子部品を示す斜視図である。 図１２のＣ−Ｃ'線に沿った断面図である。 図１３の一部を示す拡大図である。 上記積層セラミック電子部品を実装した回路基板を示す模式的な断面図である。 本発明の第３実施形態に係る積層セラミック電子部品を示す斜視図である。 図１６のＤ−Ｄ'線に沿った断面図である。 図１７の一部を示す拡大図である。 上記積層セラミック電子部品の製造方法の一例を示すフローチャートである。 上記積層セラミック電子部品の製造過程を示す斜視図である。 上記積層セラミック電子部品を実装した回路基板を示す模式的な断面図である。 本発明の第４実施形態に係る積層セラミック電子部品を示す斜視図である。 図２２のＥ−Ｅ'線に沿った断面図である。 図２３の一部を示す拡大図である。 上記積層セラミック電子部品を実装した回路基板を示す模式的な断面図である。 本発明の第５実施形態に係る積層セラミック電子部品を示す側面図である。 本発明の第６実施形態に係る回路基板を示す断面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

＜第１の実施形態＞
［積層セラミックコンデンサの全体構成］
図１〜３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。外部電極１４，１５はそれぞれ、セラミック素体１１の表面に形成されている。

セラミック素体１１は、略直方体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた一対の端面１１ａ，１１ｂと、Ｙ軸方向を向いた一対の側面１１ｃ，１１ｄと、Ｚ軸方向を向いた一対の主面１１ｅ，１１ｆと、を含む。端面１１ａ，１１ｂは、Ｙ軸方向及びＺ軸方向に沿って延びる。側面１１ｃ，１１ｄは、Ｚ軸方向及びＸ軸方向に沿って延びる。主面１１ｅ，１１ｆは、Ｘ軸方向及びＹ軸方向に沿って延びる。

セラミック素体１１の端面１１ａ，１１ｂ、側面１１ｃ，１１ｄ、及び主面１１ｅ，１１ｆはいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。

セラミック素体１１は、例えば各面を接続する稜部を含む。第１主面１１ｅと、第１端面１１ａ又は第２端面１１ｂと、を接続する稜部を、第１稜部１１ｇとする。第２主面１１ｆと、第１端面１１ａ又は第２端面１１ｂと、を接続する稜部を、第２稜部１１ｈとする。各稜部は、例えば面取りされていてもよい。

積層セラミックコンデンサ１０のサイズとしては、例えばＸ軸方向の寸法が０．２ｍｍ〜２．０ｍｍ、Ｙ軸方向の寸法が０．２ｍｍ〜２．０ｍｍである。積層セラミックコンデンサ１０は、Ｘ軸方向及びＹ軸方向のどちらに長手を有していてもよく、図１〜３に示す例では、Ｙ軸方向に長手を有している。積層セラミックコンデンサ１０のＺ軸方向の寸法は、例えば１００μｍ以下であり、低背型に構成されている。なお、積層セラミックコンデンサ１０の各寸法は、各方向に沿って最も大きい部分の寸法とする。

セラミック素体１１は、容量形成部１１１と、カバー部１１２と、サイドマージン部１１３と、を有する。容量形成部１１１は、セラミック素体１１のＹ軸及びＺ軸方向における中央部に配置されている。カバー部１１２は容量形成部１１１をＺ軸方向から覆い、サイドマージン部１１３は容量形成部１１１をＹ軸方向から覆っている。

より詳細に、カバー部１１２は、容量形成部１１１のＺ軸方向両側にそれぞれ配置されている。サイドマージン部１１３は、容量形成部１１１のＹ軸方向両側にそれぞれ配置されている。カバー部１１２及びサイドマージン部１１３は、主に、容量形成部１１１を保護するとともに、容量形成部１１１の周囲の絶縁性を確保する機能を有する。

容量形成部１１１は、複数の第１内部電極１２と、複数の第２内部電極１３と、がセラミック層１６（図３参照）を介してＺ軸方向に交互に積層されている。内部電極１２，１３は、いずれもＸ軸方向及びＹ軸方向に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

内部電極１２，１３はそれぞれ、電気の良導体により形成される。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。なお、主成分とは、組成比で５０％以上を占める成分のことを言うものとする。

図２に示すように、第１内部電極１２は、セラミック素体１１の第１端面１１ａに引き出され、第１外部電極１４に接続されている。第２内部電極１３は、セラミック素体１１の第２端面１１ｂに引き出され、第２外部電極１５に接続されている。これにより、内部電極１２，１３がそれぞれ異なる外部電極１４，１５と導通している。

セラミック層１６は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各セラミック層１６の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

また、上記誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などであってもよい。

カバー部１１２及びサイドマージン部１１３も、誘電体セラミックスによって形成されている。カバー部１１２及びサイドマージン部１１３を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１１１と同様の組成系の材料を用いることにより、製造効率が向上するとともに、セラミック素体１１における内部応力が抑制される。

上記の構成により、積層セラミックコンデンサ１０では、外部電極１４，１５の間に電圧が印加されると、容量形成部１１１において内部電極１２，１３の間の複数のセラミック層１６に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４、１５の間の電圧に応じた電荷が蓄えられる。

［外部電極の構成］
図２に示すように、第１外部電極１４は、第１端面１１ａを覆い、少なくとも第１主面１１ｅまで延出している。本実施形態において、第１外部電極１４は、第１端面１１ａを覆い、両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出している。第２外部電極１５は、第２端面１１ｂを覆い、少なくとも第１主面１１ｅまで延出している。本実施形態において、第２外部電極１５は、第２端面１１ｂを覆い、両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出している。

各外部電極１４，１５は、第１端面１１ａ又は第２端面１１ｂから第１主面１１ｅまで延出する第１領域１７と、第１領域１７と端面１１ａ，１１ｂ上においてＺ軸方向に隣接して配置された第２領域１８と、を有する。「第２領域１８が第１領域１７と隣接する」とは、後述する例に示すように、第２領域１８の周囲が第１領域１７に取り囲まれている態様も含むものとする。

第２領域１８は、本実施形態において、外部電極１４，１５のＺ軸方向における中央部に配置される。「外部電極１４，１５のＺ軸方向における中央部」は、外部電極１４，１５をＺ軸方向に３等分した場合の中央の領域を意味する。第２領域１８は、Ｙ軸方向に沿って延びる帯状（溝状）に構成される。第２領域１８は、少なくとも端面１１ａ，１１ｂ上の領域に形成されればよく、本実施形態においては、端面１１ａ，１１ｂ上の領域から両側面１１ｃ，１１ｄ上の領域まで延出している。

各外部電極１４，１５は、本実施形態において、第２領域１８を挟んでＺ軸方向に並んで配置された２つの第１領域１７を有する。２つの第１領域１７は、例えば、第２領域１８によって完全に分断されている。

本実施形態において、これらの第１領域１７は、第１端面１１ａ又は第２端面１１ｂから第１主面１１ｅ及び第２主面１１ｆまで延出している。より詳細に、一方の第１領域１７は、外部電極１４，１５のＺ軸方向における中央部から第１稜部１１ｇを通って第１主面１１ｅまで延出している。他方の第１領域１７は、外部電極１４，１５のＺ軸方向における中央部から第２稜部１１ｈを通って第２主面１１ｆまで延出している。

本実施形態では、第２領域１８が、第１領域１７よりも薄く形成され、第１領域１７から陥凹した構成を有する。第２領域１８は、後述するように、はんだの濡れ上がりを規制する領域として構成される。

図４は、図２の一部を示す拡大図である。なお、外部電極１４，１５の構成は同様であるため、図４では第２外部電極１５の図示を省略している。

第１領域１７は、本実施形態において、第１内層１７１と、第１最外層１７２と、を含む。第１内層１７１は、セラミック素体１１上に配置される。第１最外層１７２は、錫を主成分とし、第１内層１７１上に配置される。

第１内層１７１は、１又は複数の層を含み、本実施形態では、複数の層を含んでいる。第１内層１７１は、例えば、セラミック素体１１上に配置された第１層１７１ａと、第１層１７１ａ上に配置された第２層１７１ｂと、を含む。第１層１７１ａは、１又は複数の層を含み、例えば、メッキ下地膜と、メッキ膜と、を含んでいる。第２層１７１ｂは、第１内層１７１における最外層を構成し、例えばメッキ膜で構成される。

第１層１７１ａのメッキ下地膜は、例えばディップ法、印刷法などにより導電性ペーストを塗布し、焼き付けることにより形成される。メッキ下地膜は、銅、ニッケル、パラジウム、白金、銀、金等を主成分とすることができる。

第１層１７１ａのメッキ膜は、例えば錫以外の、銅、ニッケル、白金、パラジウム、銀、金などを主成分とすることができる。なお、第１層１７１ａのメッキ膜は、省略されてもよい。

第２層１７１ｂは、例えば錫以外の、銅、ニッケル、白金、パラジウム、銀、金などを主成分とするメッキ膜である。一例として、第２層１７１ｂは、ニッケルを主成分とするニッケルメッキ膜である。

第１最外層１７２は、本実施形態において、錫を主成分とする錫メッキ膜として構成される。第１最外層１７２は、外部電極１４のＺ軸方向における中央部において上下に分断されている。

第２領域１８は、本実施形態において、セラミック素体１１上に配置された第２内層１８１と、第２内層１８１上に配置された第２最外層１８２と、を含む。本実施形態の第２領域１８は、第１領域１７の第１内層１７１と共通の層構造を有する。

第２内層１８１は、例えば、第１領域１７の第１層１７１ａと共通の層構造を有する。すなわち、第２内層１８１は、１又は複数の層を含み、例えば、セラミック素体１１上に配置されたメッキ下地膜と、メッキ下地膜上に配置されたメッキ膜と、を含んでいる。当該メッキ下地膜は、第１層１７１ａのメッキ下地膜と連続した層を構成する。当該メッキ膜は、第１層１７１ａのメッキ膜と連続した層を構成する。なお、第２内層１８１のメッキ膜は、省略されてもよい。

第２最外層１８２は、錫を主成分としない。なお、「ある層が錫を主成分としない」とは、当該層における錫の組成比が５％以下であることを意味する。第２最外層１８２は、例えば錫以外の、銅、ニッケル、白金、パラジウム、銀、金などを主成分とする。一例として、第２最外層１８２は、ニッケルを主成分とするニッケルメッキ膜である。第２最外層１８２は、本実施形態において、第１内層１７１の少なくとも一部と連続して形成され、具体的には、第１内層１７１の第２層１７１ｂと連続して形成される。つまり、第２最外層１８２は、第２層１７１ｂと連続した一つの層を構成する。

以下、上記構成の積層セラミックコンデンサ１０の製造方法について説明する。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６を適宜参照しながら説明する。

（ステップＳ１１：セラミック素体作製）
ステップＳ１１では、容量形成部１１１を形成するための第１セラミックシートＳ１及び第２セラミックシートＳ２と、カバー部１１２を形成するための第３セラミックシートＳ３と、を準備する。そして、図６に示すように、これらのセラミックシートＳ１，Ｓ２，Ｓ３を積層して焼成し、セラミック素体１１を作製する。

セラミックシートＳ１，Ｓ２，Ｓ３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
第１セラミックシートＳ１には第１内部電極１２に対応する未焼成の第１内部電極１２ｕが形成され、第２セラミックシートＳ２には第２内部電極１３に対応する未焼成の第２内部電極１３ｕが形成されている。セラミックシートＳ１，Ｓ２において、内部電極１２ｕ，１３ｕのＹ軸方向周縁には、内部電極１２ｕ，１３ｕが形成されていない、サイドマージン部１１３に対応する領域が設けられている。第３セラミックシートＳ３には内部電極が形成されていない。

図６に示す未焼成のセラミック素体１１ｕでは、セラミックシートＳ１，Ｓ２が交互に積層され、そのＺ軸方向上下面にカバー部１１２に対応する第３セラミックシートＳ３が積層される。未焼成のセラミック素体１１ｕは、セラミックシートＳ１，Ｓ２，Ｓ３を圧着することにより一体化される。なお、セラミックシートＳ１，Ｓ２，Ｓ３の枚数は図６に示す例に限定されない。

なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１ｕについて説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１ｕごとに個片化される。

未焼成のセラミック素体１１ｕを焼結させることにより、図１〜３に示すセラミック素体１１が作製される。焼成温度は、セラミック素体１１ｕの焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００〜１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ１２：外部電極形成）
ステップＳ１２では、第１領域１７及び第２領域１８を有する外部電極１４，１５を形成する。本実施形態の外部電極１４，１５は、第１領域１７及び第２領域１８に共通する層を形成した後、第１領域１７の第１最外層１７２を形成する。

まず、端面１１ａ，１１ｂ上に、第１領域１７の第１層１７１ａと第２領域の第２内層１８１とに共通するメッキ下地膜を形成する。メッキ下地膜は、例えば第１端面１１ａ又は第２端面１１ｂから両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出するように設けられる。メッキ下地膜は、例えばディップ法、印刷法などにより導電性ペーストを塗布し、焼き付けることにより形成される。

続いて、メッキ下地膜の全体にわたって、１又は複数のメッキ膜を形成する。各メッキ膜は、錫以外の、銅、ニッケル、白金、パラジウム、銀、金などを主成分とし、例えば電解メッキ法により形成される。当該メッキ膜の最外層は、第１領域１７の第１内層１７１の第２層１７１ｂと、第２領域１８の第２最外層１８２とを構成する層であり、例えばニッケルメッキ膜で形成される。

そして、第１領域１７の第２層１７１ｂ上に、錫を主成分とする錫メッキ膜を形成する。この錫メッキ膜は、第１最外層１７２を構成する。錫メッキ膜は、例えば電解メッキ法により形成される。錫メッキ膜の形成前には、例えば、第２領域１８の第２最外層１８２に、錫メッキ膜が形成されない処理を行う。これにより、第１領域１７の第２層１７１ｂ上のみに錫メッキ膜が形成される。

錫メッキ膜が形成されない処理としては、例えば、第１領域１７の第２層１７１ｂ上にマスクを形成し、第２領域１８の第２最外層１８２を酸化させる酸化処理を行ってもよい。酸化処理は、自然酸化でもよいし、酸素雰囲気下におけるプラズマ処理でもよい。酸化処理された第２最外層１８２には、錫メッキ膜が形成されない。このため、酸化処理後に上記マスクを除去して錫メッキ処理を行うことで、第１領域１７の第２層１７１ｂ上のみに錫メッキ膜が形成される。

あるいは、錫メッキ膜が形成されない処理として、第２領域１８の第２最外層１８２上にマスクを形成してもよい。マスクが形成された領域には、錫メッキ膜が形成されない。このため、マスクの形成後に錫メッキ処理を行うことで、第１領域１７に対応する領域のみに、錫メッキ膜が形成される。当該マスクは、錫メッキ膜の形成後、除去され得る。

以上の工程により、図１〜３に示す積層セラミックコンデンサ１０が製造される。
さらに、積層セラミックコンデンサ１０は、外部電極１４，１５がはんだ付けされることによって基板に実装される。

［回路基板の構成］
図７は、本実施形態の回路基板１００を示す図であり、図２に対応する断面図である。

図７に示すように、回路基板１００は、第１基板（実装基板）１０１と、積層セラミックコンデンサ１０と、外部電極１４、１５と第１基板１０１とを接続するはんだＨと、を備える。さらに、図７に示す回路基板１００は、第２基板１０２と、第１基板１０１及び第２基板１０２を接続する接続部材Ｃと、を備える。

第１基板１０１は、積層セラミックコンデンサ１０を実装する実装基板として構成される。第１基板１０１は、実装面１０３ａを含む基板本体１０３と、実装面１０３ａに配置された部品実装用ランド１０４と、実装面１０３ａに配置された基板接続用ランド１０５と、実装面１０３ａにおけるランド１０４，１０５の周囲に配置されたソルダーレジスト１０６と、を含む。基板本体１０３には、図示しない回路が形成される。実装面１０３ａは、本実施形態において、Ｚ軸方向に直交するように配置される。ランド１０４，１０５は、実装面１０３ａ上の接続端子として構成される。ソルダーレジスト１０６は、絶縁性の樹脂皮膜として構成される。

第２基板１０２は、第１基板１０１に対してＺ軸方向に対向して配置された基板として用いられる。第２基板１０２は、実装面１０３ａと対向する対向面１０７ａを含む基板本体１０７と、対向面１０７ａに配置された基板接続用ランド１０８と、対向面１０７ａにおける基板接続用ランド１０８の周囲に配置されたソルダーレジスト１０９と、を含む。基板本体１０７には、図示しない回路が形成される。対向面１０７ａは、本実施形態において、実装面１０３ａとＺ軸方向に対向し、例えばＺ軸方向に直交するように配置される。基板接続用ランド１０８は、対向面１０７ａ上の接続端子として構成される。ソルダーレジスト１０９は、絶縁性の樹脂皮膜として構成される。

接続部材Ｃは、本実施形態において、ボール状のはんだとして構成される。接続部材Ｃは、第１基板１０１の基板接続用ランド１０５と、第２基板１０２の基板接続用ランド１０８とを接続し、実装面１０３ａ及び対向面１０７ａの間にＺ軸方向における間隙を形成する。

回路基板１００は、以下のように製造される。まず、第１基板１０１上の部品実装用ランド１０４にはんだペーストが塗布され、当該はんだペースト上に積層セラミックコンデンサ１０が配置される。これにより、外部電極１４，１５の主面１１ｅ上の面がはんだペーストに接した状態となる。なお、典型的には、はんだ付け時において、第１基板１０１の実装面１０３ａが鉛直方向上方を向くように配置される。

続いて、基板接続用ランド１０５にはんだペーストが塗布される。そして、基板接続用ランド１０５上のはんだペーストが第２基板１０２の基板接続用ランド１０８と接触するように、第２基板１０２が配置される。これにより、第２基板１０２が第１基板１０１と対向して配置される。この状態でリフロー炉において加熱され、ランド１０４，１０５上のはんだペーストが加熱されて溶融する。

はんだペーストの溶融に伴い、積層セラミックコンデンサ１０が部品実装用ランド１０４側に沈み込む。これにより、部品実装用ランド１０４上のはんだペーストは、外部電極１４，１５の第１主面１１ｅ上の面から端面１１ａ，１１ｂ上の面に濡れ上がる。その後、当該はんだペーストが冷却されて固化することで、外部電極１４，１５と第１基板１０１とを接続するはんだＨが形成される。同様に、基板接続用ランド１０５上のはんだペーストも溶融した後固化し、第１基板１０１及び第２基板１０２の基板接続用ランド１０５，１０８を接続する接続部材Ｃが形成される。

［本実施形態の作用効果］
本実施形態では、図４に示すように、第１稜部１１ｇを覆うように配置された第１領域１７が、錫を主成分とする第１最外層１７２を含む。実装時には、はんだペーストが、第１稜部１１ｇから第２稜部１１ｈに向かって第１最外層１７２上を濡れ上がる。第１最外層１７２は、錫を主成分とするため、はんだペーストと反応して溶融し、はんだＨが固化した際にはんだＨと十分に接合される。したがって、第１最外層１７２を含む第１領域１７により、はんだＨとの接合信頼性を十分に確保することができる。

一方で、本実施形態の外部電極１４，１５は、第１領域１７と端面１１ａ，１１ｂ上においてＺ軸方向に隣接して配置される第２領域１８を有する。第２領域１８は、錫を主成分とする最外層を含まず、はんだＨとの反応が抑制される。これにより、第２領域１８においてはんだペーストの濡れ上がりを抑制することができ、第２稜部１１ｈへのはんだペーストが到達することを防止することができる。したがって、実装後において、はんだＨが外部電極１４，１５の第２主面１１ｆ上の領域に形成されることを防止することができる。

図８は、本実施形態の比較例に係る積層セラミックコンデンサ２０を実装した回路基板２００を示す模式的な断面図である。
図８に示すように、積層セラミックコンデンサ２０は、第２領域を有さない外部電極２４，２５を備える。つまり、外部電極２４，２５全体が、本実施形態の第１領域１７と同様に構成され、錫を主成分とする第１最外層２７２と、第１内層２７１とを含む。

図９は、図８の一部を示す拡大図である。
積層セラミックコンデンサ２０では、実装時に、第１稜部１１ｇから第２稜部１１ｈに向かってはんだペーストが濡れ上がり、はんだペーストが外部電極２４，２５の第２主面１１ｆ上の面まで到達し得る。特に、積層セラミックコンデンサ２０が低背型の場合、Ｚ軸方向における高さ寸法が小さいため、はんだペーストが第２主面１１ｆ上の面まで容易に到達する。

図９に示すように、積層セラミックコンデンサ２０のＺ軸方向における高さ寸法を、部品高さ寸法ｔ'１とする。はんだＨのＺ軸方向における高さ寸法を、はんだ高さ寸法ｔ'２とする。この例では、外部電極２４，２５の第２主面１１ｆ上の面にはんだＨが形成されているため、はんだ高さ寸法ｔ'２が、部品高さ寸法ｔ'１よりもＺ軸方向に厚みｔ'３だけ大きくなる。このため、はんだＨによって実装された積層セラミックコンデンサ２０の実質的な高さ寸法は、実際の部品高さ寸法ｔ'１よりも厚みｔ'３だけ大きい、はんだ高さ寸法ｔ'２となる。

このため、回路基板２００では、部品高さ寸法ｔ'１よりも大きいはんだ高さ寸法ｔ'２を考慮して第１基板１０１と第２基板１０２との対向距離を設定する必要がある。これにより、回路基板２００全体の厚みを低減することが難しくなり、回路基板２００が搭載される電子機器の小型化が妨げられるおそれがある。

また、外部電極２４，２５の第２主面１１ｆ上の面におけるはんだＨが、第２基板１０２のソルダーレジスト１０９等の構造物と接触しやすい。このため、積層セラミックコンデンサ２０に外的な衝撃が付加されて、クラック等の損傷が生じる恐れもある。

さらに、第１基板１０１と第２基板１０２との対向距離が規定されている場合、積層セラミックコンデンサ２０のはんだ高さ寸法ｔ'２を当該対向距離以下に設定する必要がある。このため、はんだＨの厚みｔ'３の分だけ部品高さ寸法ｔ'１を小さく設定する必要がある。これにより、セラミック素体１１の高さ寸法を制限せざるを得ず、積層セラミックコンデンサ２０の内部電極１２，１３の積層数が制限され、高容量化が難しくなる。これに伴って、各セラミック層１６の厚みも狭小化し、バイアス特性の低下や、信頼性の低下といった問題も生じ得る。

一方、本実施形態の積層セラミックコンデンサ１０では、外部電極１４，１５がはんだＨの濡れ上がりを規制する第２領域１８を有する。これにより、はんだＨが外部電極１４，１５の第２主面１１ｆ上の面まで到達することを抑制できる。

図１０は、図７の一部を示す拡大図である。
図１０に示すように、積層セラミックコンデンサ１０のＺ軸方向における高さ寸法を、部品高さ寸法ｔ１とする。はんだＨのＺ軸方向における高さ寸法を、はんだ高さ寸法ｔ２とする。本実施形態では、第２領域１８によるはんだの濡れ上がり抑制作用によって、はんだＨが第２主面１１ｆ上の面まで到達しない。このため、はんだ高さ寸法ｔ２が、部品高さ寸法ｔ１よりも小さくなる。つまり、はんだＨによって実装された場合でも、積層セラミックコンデンサ１０の実質的な高さ寸法は、実際の部品高さ寸法ｔ１に一致する。

このため、回路基板１００では、部品高さ寸法ｔ１のみを考慮して第１基板１０１と第２基板１０２との対向距離を設定することができる。これにより、回路基板１００のＺ軸方向における厚みを低減でき、回路基板１００が搭載される電子機器の小型化に貢献することができる。

また、回路基板１００には、積層セラミックコンデンサ１０の実質的な高さ寸法を増加させるはんだＨが存在しない。このため、第１基板１０１及び第２基板１０２の対向距離が狭くなった場合でも、積層セラミックコンデンサ１０が第２基板１０２の構造物と接触することを抑制でき、積層セラミックコンデンサ１０の損傷を防止することができる。

さらに、第１基板１０１と第２基板１０２との対向距離が規定されている場合でも、はんだＨの厚みｔ'３を考慮せずに、積層セラミックコンデンサ１０の部品高さ寸法ｔ１を、当該対向距離に応じて十分に確保することができる。これにより、積層セラミックコンデンサ１０のセラミック素体１１の高さ寸法を十分に確保することができる。したがって、内部電極１２，１３の積層数を増加させることができ、高容量化を実現できる。また、セラミック層１６の厚みの狭小化に伴うバイアス特性の低下や、信頼性の低下も抑制することができる。

さらに、積層セラミックコンデンサ１０の部品高さ寸法ｔ１を十分に確保することができるため、積層セラミックコンデンサ１０の抗折強度を十分に確保することができる。積層セラミックコンデンサの抗折強度とは、積層セラミックコンデンサのＸ軸方向両端部又はＹ軸方向両端部を架台等によってＺ軸方向に支持し、積層セラミックコンデンサ１０のＸ−Ｙ平面内における中央部を押圧子によってＺ軸方向下方に押圧することにより測定される強度である。当該抗折強度の値は、積層セラミックコンデンサに損傷が生じた場合の、押圧子に付加された荷重の大きさの値とすることができる。実際に、回路基板１００，２００における第１基板１０１と第２基板１０２の対向距離を同一に設定した場合、本実施形態の積層セラミックコンデンサ１０の抗折強度は、比較例に係る積層セラミックコンデンサ２０の抗折強度の１．４倍程度に増加した。

つまり、積層セラミックコンデンサ１０では、低背型であっても、機械的強度を高めることができる。したがって、実装後の基板撓みや外部からの衝撃等に対しても、信頼性の高い構成とすることができる。

また、本実施形態では、第２領域１８がＹ軸方向に延びるように構成される。これにより、第２領域１８が、外部電極１４，１５の端面１１ａ，１１ｂ側の領域をＺ軸方向へ濡れ上がるはんだと広い範囲で接することができ、はんだの濡れ上がりをより効果的に抑制することができる。さらに、第２領域１８によって第１領域１７が完全に分断されていることで、はんだのＺ軸方向への濡れ上がりをより確実に抑制することができる。

加えて、本実施形態では、第２領域１８が外部電極１４，１５のＺ軸方向における中央部に配置され、第１領域１７が、第１端面１１ａ又は第２端面１１ｂから両主面１１ｅ，１１ｆまで延出している。これにより、第１主面１１ｅを第１基板１０１に対向させて実装した場合と、第２主面１１ｆを第１基板１０１に対向させて実装した場合と、のいずれの場合においても、上記作用効果を得ることができる。これにより、積層セラミックコンデンサ１０における実装姿勢の自由度を高め、実装時における取り扱い性を高めることができる。

［変形例］
第１領域１７及び第２領域１８の各層は、上述の例の他にも、種々の構成を採り得る。

例えば、第２領域１８の第２内層１８１が、第１領域１７の第１層１７１ａに含まれるメッキ下地膜と連続する層で構成され、第２最外層１８２が、第１領域１７の第１層１７１ａに含まれるメッキ膜と連続する層で構成されてもよい。

あるいは、図１１に示すように、第２領域１８は、第２最外層１８２を有し、第２内層を有していなくてもよい。例えば、第２最外層１８２は、メッキ下地膜として構成される導電性ペーストの焼き付け膜でもよく、第１領域１７の第１層１７１ａのメッキ下地膜と連続して形成されてもよい。この場合、第１領域１７において、第１内層１７１の第１層１７１ａはメッキ下地膜として構成され、第２層１７１ｂは、錫を主成分としない１又は複数のメッキ膜として構成され得る。

＜第２実施形態＞
［積層セラミックコンデンサの構成］
図１２は、本発明の第２実施形態に係る積層セラミックコンデンサ３０を示す斜視図である。図１３は、図１２のＣ−Ｃ'線に沿った断面図である。なお、図３に対応するＹ−Ｚ平面に平行に切断した断面については、第１実施形態と同様であるため、図示を省略する。
また、以下の説明において、上述の第１実施形態と同様の構成については、同一の符号を付して説明を省略する。

積層セラミックコンデンサ３０は、セラミック素体１１と、第１外部電極３４と、第２外部電極３５と、を備える。第１外部電極３４は、本実施形態において、第１端面１１ａを覆い、両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出している。第２外部電極３５は、本実施形態において、第２端面１１ｂを覆い、両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出している。

各外部電極３４，３５は、第１稜部１１ｇ及び第２稜部１１ｈを覆う第１領域３７と、第１領域３７とＺ軸方向に隣接して配置された第２領域３８と、を有する。

第２領域３８は、本実施形態において、外部電極３４、３５のＺ軸方向における中央部に配置される。第２領域３８は、Ｙ軸方向に沿って延びる帯状に構成される。第２領域３８は、例えば、端面１１ａ，１１ｂ上の領域に形成されている。本実施形態では、第２領域３８が第１領域３７から突出した構成を有する。

第１領域３７は、端面１１ａ，１１ｂから両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄ上の領域まで延出している。第１領域３７は、本実施形態において、端面１１ａ，１１ｂ上の領域のみ、第２領域３８によってＺ軸方向上下に分断されている。第１領域３７は、第１稜部１１ｇ及び第２稜部１１ｈの双方を覆っている。

図１４は、図１３の一部を示す拡大図である。なお、外部電極３４，３５の構成は同様であるため、図１４では第２外部電極３５の図示を省略している。

第１領域３７は、本実施形態において、第１内層３７１と、錫を主成分とする第１最外層３７２と、を含む。

第１内層３７１は、セラミック素体１１上に配置される。第１内層３７１は、１又は複数の層を含み、本実施形態では、複数の層を含んでいる。第１内層３７１は、第１実施形態の第１内層１７１と同様に、メッキ下地膜と、１又は複数のメッキ膜と、を含む。

第１最外層３７２は、第１内層３７１上に配置される。第１最外層３７２は、第１実施形態の第１最外層１７２と同様に、錫を主成分とする錫メッキ膜として構成される。

第２領域３８は、本実施形態において、第２内層３８１と、錫含有層３８２と、錫を主成分としない第２最外層３８３と、を含む。

第２内層３８１は、セラミック素体１１上に配置され、第１領域３７の第１内層３７１と共通の層構造を有する。すなわち、第２内層３８１は、１又は複数の層を含み、例えば、メッキ下地膜と、１又は複数のメッキ膜と、を含んでいる。

錫含有層３８２は、錫を主成分とし第２内層３８１上に配置される。錫含有層３８２は、第１最外層３７２と連続して形成され、錫を主成分とする錫メッキ膜として構成される。

第２最外層３８３は、はんだと反応性の高い錫を主成分としない。このため、第２領域３８は、はんだの濡れ上がりを規制する領域として構成される。第２最外層３８３は、錫以外を主成分としていれば組成は特に限定されず、例えば錫以外の金、白金等の金属、酸化銅等の金属酸化物、セラミックス、ダイアモンドライクカーボン等を主成分とすることができる。

第２最外層３８３の形成方法は、特に限定されず、その組成に応じて、スパッタリング法、蒸着法、印刷法等の方法が適宜選択される。第２最外層３８３は、例えば、第１領域３７の第１最外層３７２上にマスクを形成した後、上記方法により形成される。当該マスクは、例えば第２最外層３８３が形成された後に除去される。

［回路基板の構成］
図１５は、本実施形態の回路基板３００を示す図であり、図１３に対応する断面図である。

図１５に示すように、回路基板３００は、第１基板（実装基板）１０１と、積層セラミックコンデンサ３０と、外部電極３４、３５と第１基板１０１とを接続するはんだＨと、を備える。さらに、図１５に示す回路基板３００は、第２基板１０２と、第１基板１０１及び第２基板１０２を接続する接続部材Ｃと、を備える。はんだＨは、積層セラミックコンデンサ３０の外部電極３４，３５の第１領域３７から第２領域３８に達するまで形成される。

［本実施形態の作用効果］
本実施形態においても、外部電極３４，３５が第２領域３８を有するため、外部電極３４，３５上におけるはんだの濡れ上がりが規制される。これにより、はんだ高さ寸法を低減でき、回路基板３００における積層セラミックコンデンサ３０の実質的な高さ寸法を規制できる。したがって、積層セラミックコンデンサ３０の実装スペースを削減できるとともに、回路基板３００及びそれが実装される電子機器の小型化に貢献できる。また、各積層セラミックコンデンサ３０の実質的な高さ寸法を規制できるため、回路基板３００における、積層セラミックコンデンサ３０と他の構造物との接触を抑制でき、積層セラミックコンデンサ３０の損傷を防止できる。さらに、セラミック素体１１の高さ寸法を十分に確保できることから、積層セラミックコンデンサ３０の高容量化やバイアス特性の向上に寄与できるとともに、積層セラミックコンデンサ３０の機械的強度を十分に確保することができる。

加えて、第２領域３８がＹ軸方向に延びるように構成されることで、はんだのＺ軸方向への濡れ上がりを効果的に抑制することができる。また、第２領域３８が外部電極３４，３５のＺ軸方向における中央部に配置され、第１領域３７が両主面１１ｅ，１１ｆまで延出していることで、積層セラミックコンデンサ３０における実装姿勢の自由度を高めることができる。

＜第３実施形態＞
［積層セラミックコンデンサの構成］
図１６は、本発明の第３実施形態に係る積層セラミックコンデンサ４０を示す斜視図である。図１７は、図１６のＤ−Ｄ'線に沿った断面図である。

積層セラミックコンデンサ４０は、セラミック素体４１と、第１外部電極４４と、第２外部電極４５と、を備える。第１外部電極４４は、本実施形態において、第１端面４１ａを覆い、両主面４１ｅ，４１ｆ及び両側面４１ｃ，４１ｄまで延出している。第２外部電極４５は、本実施形態において、第２端面４１ｂを覆い、両主面４１ｅ，４１ｆ及び両側面４１ｃ，４１ｄまで延出している。

セラミック素体４１は、容量形成部４１１と、カバー部４１２と、サイドマージン部（図示せず）と、を有する。カバー部４１２は、容量形成部４１１のＺ軸方向両側にそれぞれ配置されている。サイドマージン部は、容量形成部４１１のＹ軸方向両側にそれぞれ配置されている。

容量形成部４１１は、第１容量形成領域４１１ａと、第２容量形成領域４１１ｂと、中間セラミック層４６ｃと、を含む。第１容量形成領域４１１ａは、第１セラミック層４６ａを介してＺ軸方向に交互に積層された第１内部電極１２及び第２内部電極１３を含む。第２容量形成領域４１１ｂは、第２セラミック層４６ｂを介してＺ軸方向に交互に積層された第１内部電極１２及び第２内部電極１３を含む。第２容量形成領域４１１ｂは、中間セラミック層４６ｃを介して第１容量形成領域４１１ａとＺ軸方向に接続される。中間セラミック層４６ｃは、第１セラミック層４６ａ及び第２セラミック層４６ｂよりもＺ軸方向における厚み寸法が厚く構成される。

各外部電極４４，４５は、稜部４１ｇ，４１ｈを覆う第１領域４７と、第１領域４７とＺ軸方向に隣接して配置された第２領域４８と、を有する。本実施形態では、第２領域４８が、電極を構成する導電体層を有していない。

第２領域４８は、本実施形態において、外部電極４４、４５のＺ軸方向における中央部に配置され、例えば、中間セラミック層４６ｃの周縁に配置される。第２領域４８は、Ｙ軸方向に沿って延びる帯状（溝状）に構成される。第２領域４８は、例えば、端面４１ａ，４１ｂ上の領域に形成されている。

第１領域４７は、端面４１ａ，４１ｂ上の領域から両主面４１ｅ，４１ｆ及び両側面４１ｃ，４１ｄ上の領域まで延出している。第１領域４７は、本実施形態において、端面４１ａ，４１ｂ上の領域のみ、第２領域４８によってＺ軸方向上下に分断されている。

図１８は、図１７の一部を示す拡大図である。なお、外部電極４４，４５の構成は同様であるため、図１８では第２外部電極４５の図示を省略している。

第１領域４７は、本実施形態において、第１内層４７１と、第１最外層４７２と、を含む。

第１内層４７１は、セラミック素体４１上に配置される。第１内層４７１は、１又は複数の層を含む。第１内層４７１は、本実施形態では、第１実施形態の第１内層１７１と同様に、メッキ下地膜と、１又は複数のメッキ膜と、を含む。

第１最外層４７２は、錫を主成分とし、第１内層４７１上に配置される。第１最外層４７２は、第１実施形態の第１最外層１７２と同様に、錫を主成分とする錫メッキ膜として構成される。

第２領域４８は、錫を主成分とする最外層を含まず、本実施形態において、電極層を含まない。つまり、本実施形態の第２領域４８からは、セラミック素体４１の端面４１ａ，４１ｂが露出している。このため、第２領域４８は、はんだとの反応性が低く、はんだの濡れ上がりを規制する領域として構成される。

［積層セラミックコンデンサの製造方法］
図１９は、積層セラミックコンデンサ４０の製造方法の一例を示すフローチャートである。図２０は、積層セラミックコンデンサ４０の製造過程を示す図である。以下、積層セラミックコンデンサ４０の製造方法について、図１９に沿って、図２０を適宜参照しながら説明する。

（ステップＳ３１：第１セラミック素体作製）
ステップＳ３１では、第１容量形成領域４１１ａを形成するための第１セラミックシートＳ１及び第２セラミックシートＳ２と、カバー部４１２及び中間セラミック層４６ｃの一部を形成するための第３セラミックシートＳ３と、を準備する。そして、図２０Ａに示すように、これらのセラミックシートＳ１，Ｓ２，Ｓ３を積層して、未焼成の第１セラミック素体４１ｕａを作製する。各セラミックシートＳ１，Ｓ２，Ｓ３は、第１実施形態と同様の構成を有する。なお、セラミックシートＳ１，Ｓ２，Ｓ３の枚数は図２０Ａに示す例に限定されない。

図２０Ａに示す未焼成の第１セラミック素体４１ｕａでは、セラミックシートＳ１，Ｓ２が交互に積層された積層体が形成され、そのＺ軸方向上面に、第１主面４１ｅ側のカバー部４１２に対応する第３セラミックシートＳ３が積層される。当該積層体のＺ軸方向下面には、中間セラミック層４６ｃの一部を構成する第３セラミックシートＳ３が配置される。未焼成の第１セラミック素体４１ｕａは、セラミックシートＳ１，Ｓ２，Ｓ３を圧着することにより一体化される。

（ステップＳ３２：第２セラミック素体作製）
ステップＳ３２では、第２容量形成領域４１１ｂを形成するための第１セラミックシートＳ１及び第２セラミックシートＳ２と、カバー部４１２及び中間セラミック層４６ｃの一部を形成するための第３セラミックシートＳ３と、を準備する。そして、図２０Ｂに示すように、これらのセラミックシートＳ１，Ｓ２，Ｓ３を積層して、未焼成の第２セラミック素体４１ｕｂを作製する。各セラミックシートＳ１，Ｓ２，Ｓ３は、第１実施形態と同様の構成を有する。なお、セラミックシートＳ１，Ｓ２，Ｓ３の枚数は図２０Ｂに示す例に限定されない。

図２０Ｂに示す未焼成の第２セラミック素体４１ｕｂでは、セラミックシートＳ１，Ｓ２が交互に積層された積層体が形成され、そのＺ軸方向下面に第２主面４１ｆ側のカバー部４１２に対応する第３セラミックシートＳ３が積層される。当該積層体のＺ軸方向上面には、中間セラミック層４６ｃの一部を構成する第３セラミックシートＳ３が配置される。未焼成の第２セラミック素体４１ｕｂは、セラミックシートＳ１，Ｓ２，Ｓ３を圧着することにより一体化される。

なお、以上では１つのセラミック素体４１に相当する未焼成のセラミック素体４１ｕａ，４１ｕｂについて説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、未焼成のセラミック素体４１ｕａ，４１ｕｂごとに個片化される。

（ステップＳ３３：導電性ペースト塗布）
ステップＳ３３では、未焼成の第１セラミック素体４１ｕａのＸ軸方向における端面を覆い、Ｚ軸方向上面及びＹ軸方向における両側面まで延出するように、メッキ下地膜となる導電性ペーストを塗布する。同様に、未焼成の第２セラミック素体４１ｕｂのＸ軸方向における端面を覆い、Ｚ軸方向下面及びＹ軸方向における両側面まで延出するように、メッキ下地膜となる導電性ペーストを塗布する。このとき、未焼成の第１セラミック素体４１ｕａのＺ軸方向下面及び未焼成の第２セラミック素体４１ｕｂのＺ軸方向上面には、導電性ペーストを塗布しないようにする。

（ステップＳ３４：接合）
ステップＳ３４では、未焼成の第１セラミック素体４１ｕａと未焼成の第２セラミック素体４１ｕｂとをＺ軸方向に接合する。例えば、未焼成の第１セラミック素体４１ｕａのＺ軸方向下面にセラミックペーストを塗布し、当該セラミックペーストを未焼成の第２セラミック素体４１ｕｂのＺ軸方向上面に接触させる。これにより、第１セラミック素体４１ｕａのＺ軸方向下面が、このセラミックペーストを介して未焼成の第２セラミック素体４１ｕｂのＺ軸方向上面と接合される。

（ステップＳ３５：焼成）
ステップＳ３５では、接合された未焼成の第１セラミック素体４１ｕａ及び未焼成の第２セラミック素体４１ｕｂを焼成し、セラミック素体４１を作製する。これにより、第１セラミック素体４１ｕａに対応する領域に、第１容量形成領域４１１ａが形成される。第２セラミック素体４１ｕｂに対応する領域に、第２容量形成領域４１１ｂが形成される。また、導電性ペーストも焼成され、メッキ下地膜が形成される。

ここで、セラミック素体４１のＺ軸方向中央部には、第３セラミックシートＳ３及び接合用のセラミック材料からなる中間セラミック層４６ｃが形成される。セラミック素体４１には、中間セラミック層４６ｃの周縁に沿って、メッキ下地膜の途切れた領域が形成されている。

（ステップＳ３６：外部電極形成）
ステップＳ３６では、メッキ下地膜上に１又は複数のメッキ膜を形成することで、外部電極４４，４５を形成する。各メッキ膜は、錫以外の、銅、ニッケル、白金、パラジウム、銀、金などを主成分とし、例えば電解メッキ法により形成される。メッキ下地膜及び１又は複数のメッキ膜は、第１内層４７１を構成する。続いて、１又は複数のメッキ膜上に、錫を主成分とする錫メッキ膜を形成する。この錫メッキ膜は、第１最外層４７２を構成する。

本実施形態では、中間セラミック層４６ｃの周縁に、メッキ下地膜の途切れた領域が形成される。このため、メッキ下地膜を下地として形成されるメッキ膜は、メッキ下地膜の途切れた領域には形成されない。これにより、メッキ下地膜又はメッキ膜等のいずれの電極層を含まない第２領域４８が形成される。

なお、ステップＳ３６の前には、Ｚ軸方向上側のメッキ下地膜とＺ軸方向下側のメッキ下地膜が電気的に分断された状態にある。そこで、メッキ膜の形成前に、これらの分断されたメッキ下地膜を接続するため、例えば、側面４１ｃ，４１ｄにおけるメッキ下地膜の途切れた領域に導電性薄膜を形成する。導電性薄膜は、例えば、スパッタリング法、蒸着法等により形成される。この導電性薄膜もメッキ下地膜の機能を有することから、この導電性薄膜上に各メッキ膜が形成され得る。これにより、図１６に示すように、側面４１ｃ，４１ｄ上に、Ｚ軸方向に沿って連続した第１領域４７を形成することができる。導電性薄膜の主成分は限定されないが、例えば導電性ペーストと同一の材料を用いることができる。

［回路基板の構成］
図２１は、本実施形態の回路基板４００を示す図であり、図１７に対応する断面図である。

図２１に示すように、回路基板４００は、第１基板（実装基板）１０１と、積層セラミックコンデンサ４０と、外部電極４４、４５と第１基板１０１とを接続するはんだＨと、を備える。さらに、図２１に示す回路基板１００は、第２基板１０２と、第１基板１０１及び第２基板１０２を接続する接続部材Ｃと、を備える。
はんだＨは、積層セラミックコンデンサ４０の外部電極４４，４５の第１領域４７から第２領域４８に達するまで形成される。

［本実施形態の作用効果］
図１７及び図２１に示すように、積層セラミックコンデンサ４０では、外部電極４４，４５の第２領域４８が電極層を含まない。これにより、はんだの濡れ上がりが第２領域４８でより確実に抑制される。この結果、はんだ高さ寸法を低減でき、回路基板４００における積層セラミックコンデンサ４０の実質的な高さ寸法を規制できる。したがって、積層セラミックコンデンサ４０の実装スペースを削減できるとともに、回路基板４００及びそれが実装される電子機器の小型化に貢献できる。また、各積層セラミックコンデンサ４０の実質的な高さ寸法を規制できるため、回路基板４００における、積層セラミックコンデンサ４０と他の構造物との接触を抑制でき、積層セラミックコンデンサ４０の損傷を防止できる。さらに、セラミック素体４１の高さ寸法を十分に確保できることから、積層セラミックコンデンサ４０の高容量化やバイアス特性の向上に寄与できるとともに、積層セラミックコンデンサ４０の機械的強度を十分に確保することができる。

加えて、第２領域４８がＹ軸方向に延びるように構成されことで、はんだのＺ軸方向への濡れ上がりをより効果的に抑制することができる。また、第２領域４８が外部電極４４，４５のＺ軸方向における中央部に配置され、第１領域４７が両主面４１ｅ，４１ｆまで延出していることで、積層セラミックコンデンサ４０における実装姿勢の自由度を高めることができる。

＜第４実施形態＞
図２２は、本発明の第４実施形態に係る積層セラミックコンデンサ５０を示す斜視図である。図２３は、図２２のＥ−Ｅ'線に沿った断面図である。

積層セラミックコンデンサ５０は、セラミック素体１１と、第１外部電極５４と、第２外部電極５５と、を備える。第１外部電極５４は、本実施形態において、第１端面１１ａを覆い、両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出している。第２外部電極５５は、本実施形態において、第２端面１１ｂを覆い、両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出している。

図２４は、図２３の一部を示す拡大図である。なお、外部電極５４，５５の構成は同様であるため、図２４では第２外部電極５５の図示を省略している。
各外部電極５４，５５は、第１稜部１１ｇを覆う第１領域５７と、第１領域５７とＺ軸方向に隣接して配置された第２領域５８と、を有する。本実施形態では、第２領域５８が第１領域５７よりも薄く構成される。

第２領域５８は、本実施形態において、第１端面１１ａ又は第２端面１１ｂから第２主面１１ｆまで延出している。第２領域５８は、例えば、外部電極５４，５５のＺ軸方向中央部から下側全体にわたって配置される。一方、第１領域５７は、第１端面１１ａ又は第２端面１１ｂから第１主面１１ｅまで延出しており、外部電極５４，５５のＺ軸方向中央部から上側全体にわたって配置される。

第１領域５７は、第１実施形態の第１領域１７と同様の層構造を有する。すなわち、第１領域５７は、第１内層５７１と、第１最外層５７２と、を含む。

第１内層５７１は、セラミック素体１１上に配置される。第１内層５７１は、例えば、セラミック素体１１上に配置された第１層５７１ａと、第１層５７１ａ上に配置された第２層５７１ｂと、を含む。第１層５７１ａは、１又は複数の層を含み、例えば、メッキ下地膜と、メッキ膜と、を含んでいる。第２層５７１ｂは、第１内層５７１における最外層を構成し、例えばニッケルを主成分とするニッケルメッキ膜として構成される。

第１最外層５７２は、錫を主成分とする錫メッキ膜として構成され、第１内層５７１上に配置される。

第２領域５８も、第１実施形態の第２領域１８と同様の層構造を有する。すなわち、第２領域５８は、セラミック素体１１上に配置された第２内層５８１と、第２内層５８１上に配置された第２最外層５８２と、を含む。

第２内層５８１は、例えば、第１領域５７の第１層５７１ａと同様の層構造を有する。すなわち、第２内層５８１は、１又は複数の層を含み、本実施形態では、セラミック素体１１上に配置されたメッキ下地膜と、メッキ下地膜上に配置されたメッキ膜と、を含んでいる。

第２最外層５８２は、錫を主成分としないメッキ膜として構成され、第１内層５７１の第２層５７１ｂと連続して形成される。第２最外層５８２は、例えばニッケルを主成分とするニッケルメッキ膜として構成される。

このような外部電極５４，５５は、例えば以下のように形成される。まず、メッキ下地膜及びメッキ膜を、端面１１ａ，１１ｂを覆い、かつ両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄまで延出するように形成する。これらのメッキ下地膜及びメッキ膜は、第１領域５７の第１内層５７１、並びに第２領域５８の第２内層５８１及び第２最外層５８２を構成する。そして、当該メッキ膜の第２最外層５８２上に、錫メッキ膜が形成されない処理を行う。そして、第１領域５７の第１最外層５７２に対応する錫メッキ膜を、第１内層５７１上に形成する。これにより、第１領域５７の第１最外層５７２が形成される。

図２５は、本実施形態の回路基板５００を示す図であり、図２３に対応する断面図である。

図２５に示すように、回路基板５００は、第１基板（実装基板）１０１と、積層セラミックコンデンサ５０と、外部電極５４、５５と第１基板１０１とを接続するはんだＨと、を備える。さらに、図２５に示す回路基板５００は、第２基板１０２と、第１基板１０１及び第２基板１０２を接続する接続部材Ｃと、を備える。はんだＨは、積層セラミックコンデンサ５０の外部電極５４，５５の第１領域５７から第２領域５８に達するまで形成される。

［本実施形態の作用効果］
図２５に示すように、外部電極５４，５５が第２領域５８を有するため、外部電極５４，５５上におけるはんだの濡れ上がりが規制される。これにより、はんだ高さ寸法を低減でき、回路基板５００における積層セラミックコンデンサ５０の実質的な高さ寸法を規制できる。したがって、積層セラミックコンデンサ５０の実装スペースを削減できるとともに、回路基板５００及びそれが実装される電子機器の小型化に貢献できる。また、各積層セラミックコンデンサ５０の実質的な高さ寸法を規制できるため、回路基板５００における、積層セラミックコンデンサ５０と他の構造物との接触を抑制でき、積層セラミックコンデンサ５０の損傷を防止できる。さらに、セラミック素体１１の高さ寸法を十分に確保できることから、積層セラミックコンデンサ５０の高容量化やバイアス特性の向上に寄与できるとともに、積層セラミックコンデンサ５０の機械的強度を十分に確保することができる。

加えて、本実施形態では、第２領域５８が第１端面１１ａ又は第２端面１１ｂから第２主面１１ｆまで延出している。これにより、はんだが第２主面１１ｆ上の領域まで到達することをより確実に防止できる。したがって、はんだ高さ寸法が部品高さ寸法よりも大きくなることをより確実に防止できる。

＜第５実施形態＞
図２６は、本発明の第５実施形態に係る積層セラミックコンデンサ６０をＸ軸方向から見た側面図である。本実施形態では、第２領域の配置例について説明する。

積層セラミックコンデンサ６０は、セラミック素体１１と、第１外部電極６４と、第１外部電極６４と同様に構成された第２外部電極６５と、を備える。本実施形態の外部電極６４，６５は、第１稜部１１ｇを覆う第１領域６７と、第１領域６７とＺ軸方向に隣接して配置された第２領域６８と、を有する。なお、図２６における第２領域６８は、説明のため斜線のハッチングで示している。

図２６Ａに示すように、第２領域６８は、例えば、外部電極６４，６５のＹ軸方向における一部に延びていてもよい。
あるいは、図２６Ｂ及び図２６Ｃに示すように、第２領域６８は、Ｙ軸方向に離間して複数配置されていてもよい。この場合、第２領域６８は、図２６Ｂに示すように、Ｙ軸方向に延びる帯状に構成されてもよいし、図２６Ｃに示すように、ドット状等の平面形状を有していてもよい。

積層セラミックコンデンサ６０も、例えば、第１実施形態と同様の回路基板に実装され得る。

これらの第２領域６８によっても、外部電極６４，６５上におけるはんだの濡れ上がりが規制される。これにより、はんだ高さ寸法を低減でき、回路基板における積層セラミックコンデンサ６０の実質的な高さ寸法を規制できる。したがって、積層セラミックコンデンサ６０の実装スペースを削減できるとともに、回路基板及びそれが実装される電子機器の小型化に貢献できる。また、回路基板の構造物による積層セラミックコンデンサ６０の損傷を防止できる。さらに、セラミック素体１１の高さ寸法を十分に確保できることから、積層セラミックコンデンサ６０の高容量化やバイアス特性の向上に寄与できるとともに、積層セラミックコンデンサ６０の機械的強度を十分に確保することができる。

＜第６実施形態＞
［回路基板の構成］
図２７は、本発明の第６実施形態に係る回路基板７００を示す断面図である。本実施形態の回路基板７００は、第１基板１０１及び第２基板７０２の間に、さらに枠状のコア基板を有する。

図２７に示すように、回路基板７００は、第１基板（第１実装基板）１０１と、２つの積層セラミックコンデンサ１０と、外部電極１４、１５と第１基板１０１とを接続するはんだＨと、を備える。さらに、図２７に示す回路基板７００は、第２基板（第２実装基板）７０２と、第３基板７０３と、第１基板１０１及び第３基板７０３、並びに第２基板７０２及び第３基板７０３をそれぞれ接続する接続部材Ｄと、を備える。

第１基板１０１は、一方の積層セラミックコンデンサ１０を実装する。第１基板１０１は、Ｚ軸方向に向いた第１実装面１０３ａを含む基板本体１０３と、実装面１０３ａに配置された部品実装用ランド１０４と、実装面１０３ａに配置された基板接続用ランド１０５と、実装面１０３ａにおけるランド１０４，１０５の周囲に配置されたソルダーレジスト１０６と、を含む。基板本体１０３には、図示しない回路が形成される。

第２基板７０２は、他方の積層セラミックコンデンサ１０を実装する。第２基板７０２は、第１実装面１０３ａとＺ軸方向に対向する第２実装面７０７ａを含む基板本体７０７と、第２実装面７０７ａに配置された部品実装用ランド７０８と、第２実装面７０７ａに配置された基板接続用ランド７０９と、第２実装面７０７ａにおけるこれらのランド７０８，７０９の周囲に配置されたソルダーレジスト７１０と、を含む。基板本体７０７には、図示しない回路が形成される。

第３基板７０３は、第１基板１０１及び第２基板７０２の間に配置され、部品収容のための空間が形成されたコア基板として構成される。第３基板７０３は、枠状の基板本体７１１と、基板本体７１１をＺ軸方向に貫通して形成されたスルーホール７１２と、を含む。スルーホール７１２には、銅等の導電性材料が埋め込まれている。スルーホール７１２は、例えば基板本体７１１の側壁に沿って複数配置されている。

接続部材Ｄは、第３基板７０３のスルーホール７１２と、第１基板１０１の基板接続用ランド１０５及び第２基板７０２の基板接続用ランド７０９をそれぞれ接続する。接続部材Ｄは、例えばはんだで形成される。

２つの積層セラミックコンデンサ１０のうち、一方の積層セラミックコンデンサ１０は、第１基板１０１の部品実装用ランド１０４上に、はんだＨを介して実装される。他方の積層セラミックコンデンサ１０は、第２基板７０２の部品実装用ランド７０８上に、はんだＨを介して実装される。

このような回路基板７００の製造時においては、第１基板１０１の部品実装用ランド１０４上及び第２基板７０２の部品実装用ランド７０８上にはんだペーストが塗布され、当該はんだペースト上に積層セラミックコンデンサ１０が配置される。そして、はんだペーストが加熱され、溶融する。この際、はんだペーストが外部電極１４，１５をＺ軸方向に濡れ上がり、はんだＨが形成される。はんだＨは、積層セラミックコンデンサ１０の外部電極１４，１５の第１領域１７から第２領域１８に達するまで形成される。

［本実施形態の作用効果］
本実施形態においても、外部電極１４，１５が第２領域１８を有するため、外部電極１４，１５上におけるはんだの濡れ上がりが規制される。これにより、はんだ高さ寸法を低減でき、回路基板７００における積層セラミックコンデンサ１０の実質的な高さ寸法を規制できる。したがって、積層セラミックコンデンサ１０の実装スペースを削減できるとともに、回路基板７００及びそれが実装される電子機器の小型化に貢献できる。また、各積層セラミックコンデンサ１０の実質的な高さ寸法を規制できるため、２つの積層セラミックコンデンサ１０同士や、これらと他の構造物との接触を抑制でき、積層セラミックコンデンサ１０の損傷を防止できる。さらに、セラミック素体１１の高さ寸法を十分に確保できることから、積層セラミックコンデンサ１０の高容量化やバイアス特性の向上に寄与できるとともに、積層セラミックコンデンサ１０の機械的強度を十分に確保することができる。

以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。

第１領域及び第２領域の各層は、上述の例に限定されない。例えば、第１領域は、錫を主成分とする第１最外層を含んでいればよく、第１最外層の下層には、１又は複数の任意の導電体層を含んでいればよい。また、第２領域は、錫を主成分とする最外層を含んでいなければよく、第２領域が導電体層を含む場合は、１又は複数の任意の導電体層を含んでいればよい。

第２領域の配置は、端面上において第１領域とＺ軸方向に隣接していればよく、上記各実施形態で説明した態様に限定されない。例えば、第２領域は、外部電極のＺ軸方向における中央部に配置されておらず、第１稜部又は第２稜部の近傍に配置されていてもよい。

また、外部電極は、端面から少なくとも第１主面まで延出していればよく、第２主面には延出していない構成でもよい。

積層セラミックコンデンサ１０は、低背型でなくてもよく、積層セラミックコンデンサ１０の形状及びサイズは、上述の例に限定されない。

上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０，３０，４０，５０，６０…積層セラミックコンデンサ（積層セラミック電子部品）
１１，４１…セラミック素体
１１ａ，４１ａ…第１端面
１１ｂ，４１ｂ…第２端面
１１ｅ，４１ｅ…第１主面
１１ｆ，４１ｆ…第２主面
１２…第１内部電極
１３…第２内部電極
１４，３４，４４，５４，６４…第１外部電極
１５，３５，４５，５５，６５…第２外部電極
１７，３７，４７，５７，６７…第１領域
１７２，３７２，４７２，５７２…第１最外層
１８，３８，４８，５８，６８…第２領域
１８２，３８３，５８２…第２最外層
１００，３００，４００，５００，７００…回路基板

Claims (8)

1. 第１軸方向に積層された第１内部電極及び第２内部電極と、前記第１軸方向を向いた第１主面及び第２主面と、前記第１軸と直交する第２軸方向を向き前記第１内部電極が引き出された第１端面と、前記第２軸方向を向き前記第２内部電極が引き出された第２端面と、を有するセラミック素体と、
   前記第１端面を覆い、前記第１主面まで延出する第１外部電極と、
   前記第２端面を覆い、前記第１主面まで延出する第２外部電極と、
   を具備し、
   前記第１外部電極及び前記第２外部電極各々は、
   錫を主成分とする第１最外層を含み、前記第１端面又は前記第２端面から前記第１主面まで延出する第１領域と、
   錫を主成分とする最外層を含まず、前記第１領域と前記第１端面又は前記第２端面上において前記第１軸方向に隣接して配置された第２領域と、を有する
   積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記第２領域は、錫を主成分としない第２最外層を含む
   積層セラミック電子部品。
3. 請求項２に記載の積層セラミック電子部品であって、
   前記第１領域は、前記セラミック素体上に配置された第１内層をさらに含み、
   前記第１最外層は、前記第１内層上に配置され、
   前記第２最外層は、前記第１内層の少なくとも一部と連続して形成される
   積層セラミック電子部品。
4. 請求項２に記載の積層セラミック電子部品であって、
   前記第１領域は、前記セラミック素体上に配置された第１内層をさらに含み、
   前記第２領域は、
   前記セラミック素体上に配置され、前記第１内層と連続して形成された第２内層と、
   錫を主成分とし前記第２内層上に配置され、かつ前記第１最外層と連続して形成された錫含有層層と、をさらに含み、
   前記第２最外層は、前記錫含有層上に配置される
   積層セラミック電子部品。
5. 請求項１から４のいずれか一項に記載の積層セラミック電子部品であって、
   前記第２領域は、前記第１端面又は前記第２端面上において前記第１軸及び前記第２軸と直交する第３軸方向に沿って延びる
   積層セラミック電子部品。
6. 請求項１から５のいずれか一項に記載の積層セラミック電子部品であって、
   前記第１外部電極は、前記第１端面を覆い、前記第１主面及び前記第２主面まで延出し、
   前記第２外部電極は、前記第２端面を覆い、前記第１主面及び前記第２主面まで延出し、
   前記第２領域は、前記第１外部電極及び前記第２外部電極各々の前記第１軸方向における中央部に配置され、
   前記第１領域は、前記第１端面又は前記第２端面から前記第１主面及び前記第２主面まで延出する
   積層セラミック電子部品。
7. 請求項１から５のいずれか一項に記載の積層セラミック電子部品であって、
   前記第１外部電極は、前記第１端面を覆い、前記第１主面及び前記第２主面まで延出し、
   前記第２外部電極は、前記第２端面を覆い、前記第１主面及び前記第２主面まで延出し、
   前記第２領域は、前記第１端面又は前記第２端面から前記第２主面まで延出する
   積層セラミック電子部品。
8. 実装基板と、
   第１軸方向に積層された第１内部電極及び第２内部電極と前記第１軸方向を向いた第１主面及び第２主面と前記第１軸と直交する第２軸方向を向き前記第１内部電極が引き出された第１端面と前記第２軸方向を向き前記第２内部電極が引き出された第２端面とを有するセラミック素体と、前記第１端面を覆い、前記第１主面まで延出する第１外部電極と、前記第２端面を覆い、前記第１主面まで延出する第２外部電極と、を有する積層セラミック電子部品と、
   前記第１外部電極及び前記第２外部電極と前記実装基板とを接続するはんだと、
   を具備し、
   前記第１外部電極及び前記第２外部電極各々は、
   錫を主成分とする第１最外層を含み、前記第１端面又は前記第２端面から前記第１主面まで延出する第１領域と、
   錫を主成分とする最外層を含まず、前記第１端面又は前記第２端面上において、前記第１領域と前記第１軸方向に隣接して配置された第２領域と、を有する
   回路基板。

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