JP2021158132A - 積層セラミック電子部品の製造方法及び積層セラミック電子部品 - Google Patents
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- 239000000919 ceramic Substances 0.000 title claims abstract description 174
- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000005520 cutting process Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229920000139 polyethylene terephthalate Polymers 0.000 claims description 5
- 239000005020 polyethylene terephthalate Substances 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- -1 polyethylene terephthalate Polymers 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 8
- 238000003475 lamination Methods 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 133
- 239000003985 ceramic capacitor Substances 0.000 description 37
- 239000010410 layer Substances 0.000 description 15
- 238000010304 firing Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000007639 printing Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 229920002799 BoPET Polymers 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 238000010030 laminating Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000002788 crimping Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- DJOYTAUERRJRAT-UHFFFAOYSA-N 2-(n-methyl-4-nitroanilino)acetonitrile Chemical compound N#CCN(C)C1=CC=C([N+]([O-])=O)C=C1 DJOYTAUERRJRAT-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000007646 gravure printing Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 1
- 238000001354 calcination Methods 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- WEUCVIBPSSMHJG-UHFFFAOYSA-N calcium titanate Chemical compound [O-2].[O-2].[O-2].[Ca+2].[Ti+4] WEUCVIBPSSMHJG-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002003 electrode paste Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002706 hydrostatic effect Effects 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】内部電極の積層方向の起伏を抑制することが可能な積層セラミック電子部品の製造方法等を提供する。【解決手段】上記積層セラミック電子部品の製造方法は、セラミックシート上に、誘電体膜と上記誘電体膜上に配置された基材膜とを有するマスクを配置するステップを含む。上記マスクが配置された上記セラミックシート上に上記内部電極が成膜される。上記内部電極の成膜後に、上記マスクの上記基材膜が除去される。上記基材膜の除去後に、上記誘電体膜と上記内部電極とが形成された上記セラミックシートが積層される。【選択図】図１０
Description
本発明は、積層セラミック電子部品の製造方法及び積層セラミック電子部品に関する。
特許文献１に記載のように、積層セラミックコンデンサ等の積層セラミック電子部品は、誘電体セラミック粉末を含むグリーンシート上に、例えばスクリーン印刷法により内部電極ペーストを印刷し、このグリーンシートを積層、焼成等することにより製造される。
さらに、特許文献２に記載のように、グリーンシートにおける内部電極パターン間の隙間に、セラミック粉末を含む段差吸収層を印刷法により形成する方法も知られている。
特許文献２に記載のように、印刷法により段差吸収層を形成した場合、スクリーン（マスク）の位置ずれによって、段差吸収層が内部電極パターン上にも形成され得る。段差吸収層の印刷パターンがずれたグリーンシートを積層した場合、内部電極が積層方向に起伏し、ショート等の不具合を生じることがある。
以上のような事情に鑑み、本発明の目的は、内部電極の積層方向の起伏を抑制することが可能な積層セラミック電子部品の製造方法及び積層セラミック電子部品を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法は、セラミックシート上に、誘電体膜と上記誘電体膜上に配置された基材膜とを有するマスクを配置するステップを含む。
上記マスクが配置された上記セラミックシート上に上記内部電極が成膜される。
上記内部電極の成膜後に、上記マスクの上記基材膜が除去される。
上記基材膜の除去後に、上記誘電体膜と上記内部電極とが形成された上記セラミックシートが積層される。
上記マスクが配置された上記セラミックシート上に上記内部電極が成膜される。
上記内部電極の成膜後に、上記マスクの上記基材膜が除去される。
上記基材膜の除去後に、上記誘電体膜と上記内部電極とが形成された上記セラミックシートが積層される。
この構成では、誘電体膜と基材膜とを有するマスクをセラミックシート上に配置した状態で、内部電極を成膜する。マスクに誘電体膜が形成されているので、セラミックシート上に、誘電体膜のパターンがずれることなく配置される。さらに、基材膜上に内部電極と同一の組成の金属膜が成膜されても、基材膜が除去されることで、内部電極のパターンのずれも生じない。したがって、内部電極又は誘電体膜の位置ずれに起因した内部電極の起伏が発生せず、当該起伏に起因するショートの発生も抑制される。
上記内部電極は、スパッタリング法により成膜されてもよい。
これにより、薄くて密着性の高い内部電極を形成することができる。
これにより、薄くて密着性の高い内部電極を形成することができる。
上記積層セラミック電子部品の製造方法は、さらに、
上記セラミックシートが積層された積層シートを切断してセラミック素体を作製するステップと、
上記セラミック素体を焼成するステップと、を含んでもよい。
上記セラミックシートが積層された積層シートを切断してセラミック素体を作製するステップと、
上記セラミック素体を焼成するステップと、を含んでもよい。
上記基材膜は、ポリエチレンテレフタレートを主成分として含んでいてもよい。
これにより、基材膜を誘電体膜から剥離することによって、基材膜を容易に除去することができる。
これにより、基材膜を誘電体膜から剥離することによって、基材膜を容易に除去することができる。
本発明の他の形態に係る積層セラミック電子部品は、セラミック素体と、複数の外部電極と、を具備する。
上記セラミック素体は、複数のセラミック層と、上記複数のセラミック層と交互に積層された複数の内部電極と、を有する。
上記複数の外部電極は、上記セラミック素体の表面に配置され、上記複数の内部電極と接続される。
上記複数の内部電極は、スパッタ膜で構成され、誘電体材料を含まない。
これにより、膜厚の精度が高く、密着性の高い複数の内部電極を備えた積層セラミック電子部品を得ることができる。
上記セラミック素体は、複数のセラミック層と、上記複数のセラミック層と交互に積層された複数の内部電極と、を有する。
上記複数の外部電極は、上記セラミック素体の表面に配置され、上記複数の内部電極と接続される。
上記複数の内部電極は、スパッタ膜で構成され、誘電体材料を含まない。
これにより、膜厚の精度が高く、密着性の高い複数の内部電極を備えた積層セラミック電子部品を得ることができる。
例えば、上記複数の内部電極各々は、０．０５μｍ以上５μｍ以下の厚みを有していてもよい。
これにより、小型で、かつ内部電極の積層数の多い高機能の積層セラミック電子部品を得ることができる。
これにより、小型で、かつ内部電極の積層数の多い高機能の積層セラミック電子部品を得ることができる。
以上のように、本発明によれば、内部電極の積層方向の起伏を抑制することが可能な積層セラミック電子部品の製造方法及び積層セラミック電子部品を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
［積層セラミックコンデンサ１０の基本構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５とを具備する。
セラミック素体１１は、略直方体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた第１端面１１ａ及び第２端面１１ｂと、Ｙ軸方向を向いた第１側面１１ｃ及び第２側面１１ｄと、Ｚ軸方向を向いた第１主面１１ｅ及び第２主面１１ｆと、を含む。端面１１ａ，１１ｂは、Ｙ軸方向及びＺ軸方向に沿って延びる。側面１１ｃ，１１ｄは、Ｚ軸方向及びＸ軸方向に沿って延びる。主面１１ｅ，１１ｆは、Ｘ軸方向及びＹ軸方向に沿って延びる。
セラミック素体１１の端面１１ａ，１１ｂ、側面１１ｃ，１１ｄ、及び主面１１ｅ，１１ｆはいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。例えば、セラミック素体１１の各面を接続する稜部は、面取りされていてもよい。
外部電極１４，１５は、Ｘ軸方向に相互に対向し、セラミック素体１１の両端面１１ａ，１１ｂを覆うように構成される。外部電極１４，１５は、例えば、両端面１１ａ，１１ｂに接続する４つの面（２つの主面１１ｅ，１１ｆ及び２つの側面１１ｃ，１１ｄ）に延出している。
外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
セラミック素体１１は、容量形成部１６と、サイドマージン部１７と、第１エンドマージン部１８ａと、第２エンドマージン部１８ｂと、カバー部１９と、を有する。
容量形成部１６は、複数のセラミック層２０を挟んでＺ軸方向に交互に積層された第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケルが挙げられ、この他にも銅、パラジウム、白金、銀、金などを主成分とする金属又は合金が挙げられる。
内部電極１２，１３は、それぞれ、Ｘ−Ｙ平面に沿って延びるシート状に構成される。第１内部電極１２は、第１端面１１ａに引き出された引出部１２ａを含み、引出部１２ａによって第１外部電極１４に接続される。第２内部電極１３は、第２端面１１ｂに引き出された引出部１３ａを含み、引出部１３ａによって第２外部電極１５に接続される。これにより、第１外部電極１４及び第２外部電極１５の間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間のセラミック層２０に電圧が加わり、容量形成部１６に当該電圧に応じた電荷が蓄えられる。
内部電極１２，１３は、後述するように、スパッタ膜で構成される。この場合、内部電極１２，１３は、誘電体材料（セラミック材料）を含まない。例えば、内部電極１２，１３各々の厚みは、０．５μｍ以上５μｍ以下となり得る。なお、内部電極１２，１３各々の厚みは、異なる６層の内部電極１２，１３において５箇所ずつ測定された合計３０箇所の厚みの平均値とすることができる。
セラミック素体１１では、内部電極１２，１３間の各セラミック層２０の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
なお、セラミック層２０は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などで構成してもよい。
エンドマージン部１８ａ，１８ｂは、容量形成部１６と外部電極１４，１５の間にそれぞれ設けられる。具体的に、第１エンドマージン部１８ａは、第１端面１１ａと第２内部電極１３との間に設けられる。第２エンドマージン部１８ｂは、第２端面１１ｂと第１内部電極１２との間に設けられる。エンドマージン部１８ａ，１８ｂは、絶縁性セラミックスで形成され、第１内部電極１２と第２外部電極１５との絶縁性を確保し、かつ、第２内部電極１３と第１外部電極１４との絶縁性を確保する。
第１エンドマージン部１８ａは、第１内部電極１２の引出部１２ａとＺ軸方向に交互に積層される。第２エンドマージン部１８ｂは、第２内部電極１３の引出部１３ａとＺ軸方向に交互に積層される。
カバー部１９は、容量形成部１６のＺ軸方向両側にそれぞれ設けられる。カバー部１９は、絶縁性セラミックスで形成され、容量形成部１６のＺ軸方向における絶縁性を確保するとともに、容量形成部１６を保護する。
サイドマージン部１７は、容量形成部１６をＹ軸方向から覆う。サイドマージン部１７は、絶縁性セラミックスで形成され、容量形成部１６のＹ軸方向における絶縁性を確保するとともに、容量形成部１６を保護する。
エンドマージン部１８ａ，１８ｂ、カバー部１９及びサイドマージン部１７に用いられる絶縁性セラミックスは、セラミック層２０で用いられた誘電体セラミックスを含んでいてもよい。これにより、セラミック素体１１における内部応力が抑制される。
なお、本実施形態に係る積層セラミックコンデンサ１０の基本構成は、図１〜３に示す構成に限定されず、適宜変更可能である。
［積層セラミックコンデンサ１０の製造方法］
図４は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５〜１３は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５〜１３を適宜参照しながら説明する。
図４は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５〜１３は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５〜１３を適宜参照しながら説明する。
（ステップＳ０１：マスクの準備）
ステップＳ０１では、誘電体膜Ｍ１と、誘電体膜Ｍ１上に配置された基材膜Ｍ２とを有するマスクＭを準備する。
ステップＳ０１では、誘電体膜Ｍ１と、誘電体膜Ｍ１上に配置された基材膜Ｍ２とを有するマスクＭを準備する。
図５に示すように、誘電体膜Ｍ１と基材膜Ｍ２とが積層された積層膜Ｍｆを作製する。例えばまず、基材膜Ｍ２を準備する。基材膜Ｍ２は、樹脂を主成分として含んでいてもよく、一例として、ポリエチレンテレフタレート（ＰＥＴ）を主成分として含んでいてもよい。主成分とは、組成比で５０％以上を占める成分のことを言うものとする。以下、ＰＥＴを主成分として含む膜を、ＰＥＴ膜と称する。基材膜Ｍ２は、シート状に加工されたＰＥＴ膜として構成されてもよい。あるいは、基材膜Ｍ２は、粘着性の制御が可能な材料で構成されてもよく、一例として、温度によって粘着性の変化する感温性粘着シート、金属箔膜等で形成されてもよい。
続いて、基材膜Ｍ２上に誘電体膜Ｍ１を形成する。誘電体膜Ｍ１は、基材膜Ｍ２上に、例えば誘電体セラミックスを主成分とするセラミックペーストを塗布することにより形成される。当該セラミックペーストは、例えば、セラミック粉末と、有機バインダと、溶剤と、を含む。誘電体膜Ｍ１のＺ軸方向における厚みは、後述する焼成工程（ステップＳ０７）後に内部電極１２，１３の厚みと略同一になるように設定される。焼成工程（ステップＳ０７）では、誘電体膜Ｍ１に相当する部分及び内部電極１１２，１１３に相当する部分が、焼結によってそれぞれ異なる割合で収縮する。このため、誘電体膜Ｍ１の厚みは、これらの収縮率を確認しフィードバックすることで調整されれば良い。なお、図５では、誘電体膜Ｍ１をＺ軸方向下側に配置しているが、実際には、基材膜Ｍ２がＺ軸方向下側に配置され、基材膜Ｍ２の上面に誘電体膜Ｍ１が塗布される。
続いて、図６に示すように、積層膜Ｍｆを所定のパターンに加工して、マスクＭを形成する。積層膜Ｍｆの加工方法としては、例えば、レーザ加工や、金型による打ち抜き加工等が挙げられる。マスクＭは、後述するセラミックシート１０１，１０２の電極非形成領域Ｎの全体を覆うパターンに加工される。なお、基材膜Ｍ２として金属箔膜が用いられる場合等では、予め所定のパターンに形成された基材膜Ｍ２上に誘電体膜Ｍ１が形成されてもよい。
（ステップＳ０２：マスクの配置）
ステップＳ０２では、セラミックシート１０１，１０２上に、マスクＭを配置する。
ステップＳ０２では、セラミックシート１０１，１０２上に、マスクＭを配置する。
図７は、セラミックシート１０１，１０２の断面図である。セラミックシート１０１，１０２は、支持体としてのキャリアシートＣ（例えばＰＥＴ膜）上に、ドクターブレード、ロールコータ等を用いてセラミックペーストを塗布することにより形成される。当該セラミックペーストは、誘電体膜Ｍ１と同様に、誘電体セラミックスを主成分とし、例えば、セラミック粉末と、有機バインダと、溶剤と、を含む。
図８は、セラミックシート１０１，１０２の平面図である。この段階では、セラミックシート１０１，１０２が、個片化されていない大判のシートとして構成される。図８には、積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙ１，Ｌｙ２が示されている。切断線ＬｘはＸ軸に平行であり、切断線Ｌｙ１，Ｌｙ２はＹ軸に平行である。
図８及び図７に示すように、セラミックシート１０１，１０２には、それぞれ、内部電極１１２，１１３が形成される電極形成領域Ｒと、内部電極１１２，１１３が形成されない電極非形成領域Ｎと、が規定されている。電極形成領域Ｒは、１本の切断線Ｌｙ１又は切断線Ｌｙ２を跨いでＸ軸方向に延びる略矩形に構成される。
図８に示すように、第１セラミックシート１０１では、切断線Ｌｙ１を跨いで延びる電極形成領域ＲがＸ軸方向に沿って配置された第１列と、切断線Ｌｙ２を跨いで延びる電極形成領域ＲがＸ軸方向に沿って配置された第２列とが、Ｙ軸方向に交互に並んでいる。第１列では、Ｘ軸方向に隣接する電極形成領域Ｒ同士が切断線Ｌｙ２を挟んで相互に対向する。第２列では、Ｘ軸方向に隣接する電極形成領域Ｒ同士が切断線Ｌｙ１を挟んで相互に対向する。つまり、Ｙ軸方向に隣接する第１列と第２列では、電極形成領域Ｒが、１チップ分ずつＸ軸方向にずれて配置されている。
第２セラミックシート１０２の電極形成領域Ｒも、第１セラミックシート１０１の電極形成領域Ｒと同様に構成される。但し、第２セラミックシート１０２では、第１セラミックシート１０１の第１列に対応する列の電極形成領域Ｒが、切断線Ｌｙ２を跨いで延び、第１セラミックシート１０１の第２列に対応する列の電極形成領域Ｒが、切断線Ｌｙ１を跨いで延びる。つまり、第２セラミックシート１０２の電極形成領域Ｒは、第１セラミックシート１０１の電極形成領域ＲとはＸ軸方向又はＹ軸方向に１チップ分ずれて形成されている。
電極非形成領域Ｎは、セラミックシート１０１，１０２における電極形成領域Ｒの周囲に配置された領域であり、電極形成領域Ｒ以外の全ての領域を占める。第１セラミックシート１０１において、電極非形成領域Ｎは、Ｘ軸方向に隣り合う電極形成領域Ｒの間の切断線Ｌｙ１、Ｌｙ２に沿って延びる複数の帯領域と、Ｙ軸方向に隣り合う電極形成領域Ｒの間の切断線Ｌｘに沿って延びる複数の帯領域とで構成される。電極非形成領域Ｎは、全体として、これらの帯領域が相互に接続された形状を有する。電極非形成領域Ｎは、積層セラミックコンデンサ１０におけるサイドマージン部１７とエンドマージン部１８ａ，１８ｂとに対応する。第２セラミックシート１０２における電極非形成領域Ｎも、同様に構成される。
本ステップでは、図９に示すように、セラミックシート１０１，１０２の電極非形成領域Ｎ上に、マスクＭを配置する。マスクＭは、セラミックシート１０１，１０２の電極形成領域Ｒを露出させる開口部Ｍ３を有し、電極非形成領域Ｎ全体を覆う。これにより、後述する成膜工程において、マスクＭを介して内部電極１１２，１１３が成膜される。
マスクＭは、誘電体膜Ｍ１がセラミックシート１０１，１０２と接するように配置される。これにより、セラミックペーストによって形成された誘電体膜Ｍ１が、セラミックシート１０１，１０２と良好に接着する。したがって、後述する成膜工程において、マスクＭがセラミックシート１０１，１０２に対してずれること、及びマスクＭとセラミックシート１０１，１０２の間に隙間が形成されることが抑制される。
（ステップＳ０３：内部電極の成膜）
ステップＳ０３では、図１０に示すように、マスクＭを配置したセラミックシート１０１，１０２上に内部電極１１２，１１３を成膜する。なお、第１セラミックシート１０１には第１内部電極１１２が成膜され、第２セラミックシート１０２には第２内部電極１１３が成膜される。
ステップＳ０３では、図１０に示すように、マスクＭを配置したセラミックシート１０１，１０２上に内部電極１１２，１１３を成膜する。なお、第１セラミックシート１０１には第１内部電極１１２が成膜され、第２セラミックシート１０２には第２内部電極１１３が成膜される。
内部電極１１２，１１３は、例えば、スパッタリング法又は蒸着法により成膜される。特に、内部電極１１２，１１３がスパッタリング法によって成膜されることで、薄く密着性の高い内部電極１１２，１１３を得ることができる。蒸着法としては、例えば、ＰＶＤ（Physical Vapor Deposition）、ＣＶＤ（Chemical Vapor Deposition）等が挙げられる。内部電極１１２，１１３のＺ軸方向における厚みは、焼成後の内部電極１２，１３の厚みに鑑みて適宜設定され、例えばマスクＭの誘電体膜Ｍ１と所定の厚みに設定される。
また、内部電極１１２，１１３がスパッタリング法によって成膜されることで、誘電体材料（セラミック材料）を含まない内部電極１１２，１１３を形成できるとともに、膜厚を精度よくコントロールすることができる。
第１内部電極１１２は、未焼成の内部電極であって、マスクＭの開口部Ｍ３から露出された第１セラミックシート１０１の電極形成領域Ｒ上に形成される。第１内部電極１１２は、焼成後の第１内部電極１２に対応する。第２内部電極１１３は、未焼成の内部電極であって、マスクＭの開口部Ｍ３から露出された第２セラミックシート１０２の電極形成領域Ｒ上に形成される。第２内部電極１１３は、焼成後の第２内部電極１３に対応する。
図１０に示すように、本ステップでは、マスクＭの基材膜Ｍ２上にも、内部電極１１２，１１３と同様の組成の金属膜Ｍ４が形成される。
（ステップＳ０４：基材膜の除去）
ステップＳ０４では、図１１に示すように、マスクＭの基材膜Ｍ２を除去する。これにより、電極形成領域Ｒ上に内部電極１１２，１１３が形成され、電極非形成領域Ｎ上に誘電体膜Ｍ１が形成された、セラミックシート１０１，１０２が作製される。
ステップＳ０４では、図１１に示すように、マスクＭの基材膜Ｍ２を除去する。これにより、電極形成領域Ｒ上に内部電極１１２，１１３が形成され、電極非形成領域Ｎ上に誘電体膜Ｍ１が形成された、セラミックシート１０１，１０２が作製される。
基材膜Ｍ２の除去方法は、特に限定されない。例えば、基材膜Ｍ２がＰＥＴ膜により構成される場合は、基材膜Ｍ２を誘電体膜Ｍ１から剥離することができる。あるいは、基材膜Ｍ２が粘着性の制御が可能な材料で構成される場合は、基材膜Ｍ２の粘着性を低下させてから、基材膜Ｍ２を誘電体膜Ｍ１から剥離することができる。一例として基材膜Ｍ２が感温性粘着シートによって形成される場合には、加熱又は冷却することによって基材膜Ｍ２の粘着性を低下させ、基材膜Ｍ２を誘電体膜Ｍ１から剥離する。本ステップでは、基材膜Ｍ２上に形成された金属膜Ｍ４も、基材膜Ｍ２とともに除去される。
本ステップにより、セラミックシート１０１，１０２の電極非形成領域Ｎ上には、誘電体膜Ｍ１のみが配置される。
（ステップＳ０５：積層）
ステップＳ０５では、ステップＳ０４により作製されたセラミックシート１０１，１０２と、第３セラミックシート１０３とを、図１２に示すように積層することにより、積層シート１０４を作製する。第１セラミックシート１０１には、第１内部電極１１２及び誘電体膜Ｍ１が形成されている。第２セラミックシート１０２には、第２内部電極１１３及び誘電体膜Ｍ１が形成されている。第３セラミックシート１０３には、内部電極１１２，１１３及び誘電体膜Ｍ１のいずれもが形成されていない。
ステップＳ０５では、ステップＳ０４により作製されたセラミックシート１０１，１０２と、第３セラミックシート１０３とを、図１２に示すように積層することにより、積層シート１０４を作製する。第１セラミックシート１０１には、第１内部電極１１２及び誘電体膜Ｍ１が形成されている。第２セラミックシート１０２には、第２内部電極１１３及び誘電体膜Ｍ１が形成されている。第３セラミックシート１０３には、内部電極１１２，１１３及び誘電体膜Ｍ１のいずれもが形成されていない。
積層シート１０４では、第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層された積層体のＺ軸方向上下面に、第３セラミックシート１０３が積層される。セラミックシート１０１，１０２の積層体は、例えば、焼成後の容量形成部１６、サイドマージン部１７及びエンドマージン部１８ａ，１８ｂに対応する。第３セラミックシート１０３の積層体は、焼成後のカバー部１９に対応する。
積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。
セラミックシート１０１，１０２の積層数は、焼成後に所望の容量及び高さ寸法が得られるように調整される。第３セラミックシート１０３の積層数も図示の例に限定されず、適宜調整される。
図１３は、積層シート１０４の一部を示す模式的な断面図であり、セラミックシート１０１，１０２の積層体の一例を示す。例えば切断線Ｌｙ２を横切るように配置された第１セラミックシート１０１上の誘電体膜Ｍ１は、第１エンドマージン部１８ａに対応する。第１エンドマージン部１８ａに対応する誘電体膜Ｍ１上には、第２内部電極１１３の引出部１３ａに対応する領域が配置される。
同様に、例えば切断線Ｌｙ１を横切るように配置された第２セラミックシート１０２上の誘電体膜Ｍ１は、第２エンドマージン部１８ｂに対応する。第２エンドマージン部１８ｂに対応する誘電体膜Ｍ１上には、第１内部電極１１２の引出部１２ａに対応する領域が配置される。
（ステップＳ０６：切断）
ステップＳ０６では、ステップＳ０５で得られた積層シート１０４を切断線Ｌｘ，Ｌｙ１，Ｌｙ２に沿って切断することにより、未焼成のセラミック素体１１を作製する。切断線Ｌｘによる切断面は、側面１１ｃ，１１ｄに対応する。切断線Ｌｙ１，Ｌｙ２による切断面は、端面１１ａ，１１ｂに対応する。
ステップＳ０６では、ステップＳ０５で得られた積層シート１０４を切断線Ｌｘ，Ｌｙ１，Ｌｙ２に沿って切断することにより、未焼成のセラミック素体１１を作製する。切断線Ｌｘによる切断面は、側面１１ｃ，１１ｄに対応する。切断線Ｌｙ１，Ｌｙ２による切断面は、端面１１ａ，１１ｂに対応する。
（ステップＳ０７：焼成）
ステップＳ０７では、ステップＳ０６で得られた未焼成のセラミック素体１１を焼結させることにより、図１〜３に示すセラミック素体１１を作製する。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において１０００℃〜１２００℃の温度で１５〜１２０分間処理することで行うことができる。焼成後、誘電体膜Ｍ１と、内部電極１２，１３とは略同一の厚みになる。
ステップＳ０７では、ステップＳ０６で得られた未焼成のセラミック素体１１を焼結させることにより、図１〜３に示すセラミック素体１１を作製する。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において１０００℃〜１２００℃の温度で１５〜１２０分間処理することで行うことができる。焼成後、誘電体膜Ｍ１と、内部電極１２，１３とは略同一の厚みになる。
（ステップＳ０８：外部電極形成）
ステップＳ０８では、ステップＳ０７で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。
ステップＳ０８では、ステップＳ０７で得られたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。
ステップＳ０８では、まず、セラミック素体１１の第１端面１１ａを覆うように未焼成の電極材料を塗布し、セラミック素体１１の第２端面１１ｂを覆うように未焼成の電極材料を塗布する。セラミック素体１１に塗布された未焼成の電極材料に、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、セラミック素体１１に下地膜を形成する。そして、セラミック素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、外部電極１４，１５が完成する。
なお、上記のステップＳ０８における処理の一部を、ステップＳ０７の前に行ってもよい。例えば、ステップＳ０７の前に未焼成のセラミック素体１１の端面１１ａ，１１ｂに未焼成の電極材料を塗布し、ステップＳ０７において、未焼成のセラミック素体１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地膜を形成してもよい。また、脱バインダ処理したセラミック素体１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。
［本実施形態の作用効果］
本実施形態では、電極非形成領域Ｎ上に誘電体膜Ｍ１を配置する。仮に誘電体膜Ｍ１を配置しない場合、内部電極１１２，１１３の厚みに起因して、電極形成領域Ｒが積層された容量形成部１６に対応する部分と、電極非形成領域Ｎが積層されたサイドマージン部１７及びエンドマージン部１８ａ，１８ｂに対応する部分との間に、Ｚ軸方向の寸法の差異が生じる。これにより、セラミック素体１１におけるＺ軸方向の高さが不均一となる。
本実施形態では、電極非形成領域Ｎ上に誘電体膜Ｍ１を配置する。仮に誘電体膜Ｍ１を配置しない場合、内部電極１１２，１１３の厚みに起因して、電極形成領域Ｒが積層された容量形成部１６に対応する部分と、電極非形成領域Ｎが積層されたサイドマージン部１７及びエンドマージン部１８ａ，１８ｂに対応する部分との間に、Ｚ軸方向の寸法の差異が生じる。これにより、セラミック素体１１におけるＺ軸方向の高さが不均一となる。
電極非形成領域Ｎ上に誘電体膜Ｍ１を配置することで、セラミック素体１１におけるＺ軸方向の高さを、Ｘ−Ｙ平面内において均一化することができ、主面１１ｅ，１１ｆを平坦面とすることができる。これにより、流通時及び実装時における積層セラミックコンデンサ１０の姿勢を安定化させることができ、取り扱い性を高めることができる。
一般には、電極非形成領域Ｎ上に誘電体膜を形成する方法として、以下の比較例のような印刷法が挙げられる。
図１４〜１６は、本実施形態の比較例に係る第１セラミックシート３０１の作製方法を示す模式的な断面図である。第１セラミックシート３０１は、第１内部電極３１２が形成されるセラミックシートである。なお、本比較例の第２セラミックシートは、第１内部電極３１２とＸ軸方向又はＹ軸方向に１チップ分ずれて形成された第２内部電極を有し、第１セラミックシート３０１と同様に作製されるため、説明を省略する。
本比較例では、まず図１４Ａに示すように、セラミックシート１０１，１０２と同様の第１セラミックシート３０１を準備する。第１セラミックシート３０１は、例えば、キャリアシートＣ上に形成されている。第１セラミックシート３０１には、第１セラミックシート１０１と同様に、電極形成領域Ｒと電極非形成領域Ｎとが規定されている。
続いて、図１４Ｂに示すように、第１セラミックシート３０１の電極形成領域Ｒに第１内部電極３１２を形成する。第１内部電極３１２は、例えば、スクリーン印刷法、グラビア印刷法等の印刷法により形成される。
続いて、図１５Ａに示すように、第１セラミックシート３０１の電極非形成領域Ｎに誘電体膜Ｐが形成される。誘電体膜Ｐも、例えば、例えば、スクリーン印刷法、グラビア印刷法等の印刷法により形成される。
ここで、図１５Ｂに示すように、誘電体膜Ｐが、第１内部電極３１２に対してずれて印刷されることがある。これにより、誘電体膜Ｐの一部が第１内部電極３１２上に重なるように形成され、第１内部電極３１２の周縁部に、誘電体膜Ｐからなる凸部Ｐ１が形成される。
第１セラミックシート３０１の切断線Ｌｙ２を横切る誘電体膜Ｐ上には、第２セラミックシートに形成された第２内部電極の引出部に対応する領域が積層される。図１５Ｂの場合、凸部Ｐ１により第２内部電極の引出部に対応する領域が湾曲し、Ｚ軸方向における起伏が形成される。このような印刷ずれが生じたセラミックシートを積層し、圧着することにより、図１６に示す積層セラミックコンデンサ３０が作製される。
図１６に示す積層セラミックコンデンサ３０では、第２端面３１ｂに引き出される第２内部電極３３の引出部３３ａが、誘電体膜Ｐの印刷ずれに起因して、Ｚ軸方向に起伏を有する。積層セラミックコンデンサ３０の積層工程では、Ｚ軸方向から積層シートが圧着されるため、起伏を有する領域上に積層されるセラミックシートが、Ｚ軸方向に圧縮され得る。これにより、引出部３３ａと第１内部電極３２のＸ軸方向端部とが接近し、ショートが発生する可能性もある。なお、図示はしないが、第１端面側でも同様の現象が生じ得る。
そこで、本実施形態では、セラミックシート１０１，１０２上に、誘電体膜Ｍ１と基材膜Ｍ２とが積層されたマスクＭを配置した状態で、内部電極１１２，１１３を成膜する。誘電体膜Ｍ１は予めマスクＭの一部としてセラミックシート１０１，１０２上に配置されているため、誘電体膜Ｍ１を印刷法等によって成膜する必要がなく、内部電極１１２，１１３に対する誘電体膜Ｍ１の位置ずれは生じない。さらに、マスクＭの基材膜Ｍ２上に成膜された金属膜Ｍ４は、基材膜Ｍ２とともに除去されるため、成膜工程において内部電極１１２，１１３の誘電体膜Ｍ１に対する位置ずれも生じない。
したがって、本実施形態では、誘電体膜Ｍ１又は内部電極１１２，１１３の位置ずれに起因した内部電極１１２，１１３の起伏が発生せず、当該起伏に起因するショートの発生も抑制される。
また、誘電体膜Ｍ１がセラミックシート１０１，１０２と良好に接着するため、マスクＭとセラミックシート１０１，１０２との間に隙間が生じない。これにより、内部電極１１２，１１３の成膜時に、金属膜が当該隙間に入り込み、電極非形成領域Ｎ上に金属膜が形成されることが防止される。さらに、成膜時におけるマスクＭとセラミックシート１０１，１０２との位置ずれも生じにくく、高い位置精度で内部電極１１２，１１３を成膜することができる。
さらに、基材膜Ｍ２がＰＥＴ膜等の樹脂膜で構成されることで、剥離することによって基材膜Ｍ２及び基材膜Ｍ２上に形成された金属膜Ｍ４を容易に除去できる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
基材膜Ｍ２は、単層ではなく、複数の層を含んでいてもよい。例えば、基材膜Ｍ２は、本体と、本体上に配置された剥離層と、を含んでいてもよい。これにより、基材膜Ｍ２の誘電体膜Ｍ１に対する剥離を円滑に行うことができる。
上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
１０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２，１３，１１２，１１３…内部電極
１４…第１外部電極
１５…第２外部電極
１０１，１０２…セラミックシート
Ｍ…マスク
Ｍ１…誘電体膜
Ｍ２…基材膜
１１…セラミック素体
１２，１３，１１２，１１３…内部電極
１４…第１外部電極
１５…第２外部電極
１０１，１０２…セラミックシート
Ｍ…マスク
Ｍ１…誘電体膜
Ｍ２…基材膜
Claims (6)
- セラミックシート上に、誘電体膜と前記誘電体膜上に配置された基材膜とを有するマスクを配置し、
前記マスクが配置された前記セラミックシート上に内部電極を成膜し、
前記内部電極の成膜後に、前記マスクの前記基材膜を除去し、
前記基材膜の除去後に、前記誘電体膜と前記内部電極とが形成された前記セラミックシートを積層する
積層セラミック電子部品の製造方法。 - 請求項１に記載の積層セラミック電子部品の製造方法であって、
前記内部電極は、スパッタリング法により成膜される
積層セラミック電子部品の製造方法。 - 請求項１又は２に記載の積層セラミック電子部品の製造方法であって、さらに、
前記セラミックシートが積層された積層シートを切断してセラミック素体を作製し、
前記セラミック素体を焼成する
積層セラミック電子部品の製造方法。 - 請求項１から３のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記基材膜は、ポリエチレンテレフタレートを主成分として含む
積層セラミック電子部品の製造方法。 - 複数のセラミック層と、前記複数のセラミック層と交互に積層された複数の内部電極と、を有するセラミック素体と、
前記セラミック素体の表面に配置され、前記複数の内部電極と接続された複数の外部電極と、
を具備し、
前記複数の内部電極は、スパッタ膜で構成され、誘電体材料を含まない
積層セラミック電子部品。 - 請求項５に記載の積層セラミック電子部品であって、
前記複数の内部電極各々は、０．０５μｍ以上５μｍ以下の厚みを有する
積層セラミック電子部品。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024070427A1 (ja) * | 2022-09-26 | 2024-04-04 | 太陽誘電株式会社 | セラミック電子部品、およびセラミック電子部品の製造方法 |
| WO2024070428A1 (ja) * | 2022-09-27 | 2024-04-04 | 太陽誘電株式会社 | セラミック電子部品、およびセラミック電子部品の製造方法 |
-
2020
- 2020-03-25 JP JP2020053954A patent/JP2021158132A/ja active Pending
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| WO2024070428A1 (ja) * | 2022-09-27 | 2024-04-04 | 太陽誘電株式会社 | セラミック電子部品、およびセラミック電子部品の製造方法 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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