JP2020188086A - 積層セラミック電子部品 - Google Patents
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Abstract
【課題】サイドマージン部を薄くしても高い耐衝撃性が得られる積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。上記セラミック素体は、第１軸方向を向いた側面と、上記第１軸と直交する第２軸方向に積層され、上記側面上に位置する端部を含む複数の内部電極と、を有する積層体と、１３μｍ以下の厚さを有し、上記積層体の上記側面を被覆するサイドマージン部と、を有する。上記外部電極は、上記セラミック素体を上記第１軸及び上記第２軸と直交する第３軸方向から被覆する。上記サイドマージン部は、上記積層体の上記側面に隣接し、ガラス成分を含有する第１領域を構成する第１内層部と、上記第１内層部の外側に位置する第１外層部と、上記第１外層部の上記第２軸方向の両端部に位置し、上記第１領域よりもガラス成分の濃度が低い第２領域を構成する一対の稜部と、を含む。【選択図】図３
Description
本発明は、サイドマージン部が後付けされる積層セラミック電子部品に関する。
積層セラミックコンデンサには、内部電極の周囲を保護するための保護部が設けられる。積層セラミックコンデンサの小型化及び大容量化のためには、容量の形成に寄与しない保護部を極力薄くすることが有利である。特許文献１には、保護部を薄くすることが可能な技術が開示されている。
特許文献１に記載の技術では、側面に内部電極が露出した積層体を作製し、この積層体の側面にサイドマージン部を設ける。この積層セラミックコンデンサでは、サイドマージン部を薄くすることで小型化及び大容量化を図っても、内部電極が露出した積層体の側面をサイドマージン部によって適切に保護することができる。
しかしながら、積層セラミックコンデンサでは、積層体の側面に設けられるサイドマージン部が薄いほど、外部からの衝撃を受けることでサイドマージン部に発生するクラックが積層体の側面まで達しやすくなる。これにより、積層セラミックコンデンサでは、水分の侵入などに起因する積層体の側面における内部電極のショートが生じやすくなる。
以上のような事情に鑑み、本発明の目的は、サイドマージン部を薄くしても高い耐衝撃性が得られる積層セラミック電子部品を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、第１軸方向を向いた側面と、上記第１軸と直交する第２軸方向に積層され、上記側面上に位置する端部を含む複数の内部電極と、を有する積層体と、１３μｍ以下の厚さを有し、上記積層体の上記側面を被覆するサイドマージン部と、を有する。
上記外部電極は、上記セラミック素体を上記第１軸及び上記第２軸と直交する第３軸方向から被覆する。
上記サイドマージン部は、上記積層体の上記側面に隣接し、ガラス成分を含有する第１領域を構成する第１内層部と、上記第１内層部の外側に位置する第１外層部と、上記第１外層部の上記第２軸方向の両端部に位置し、上記第１領域よりもガラス成分の濃度が低い第２領域を構成する一対の稜部と、を含む。
上記セラミック素体は、第１軸方向を向いた側面と、上記第１軸と直交する第２軸方向に積層され、上記側面上に位置する端部を含む複数の内部電極と、を有する積層体と、１３μｍ以下の厚さを有し、上記積層体の上記側面を被覆するサイドマージン部と、を有する。
上記外部電極は、上記セラミック素体を上記第１軸及び上記第２軸と直交する第３軸方向から被覆する。
上記サイドマージン部は、上記積層体の上記側面に隣接し、ガラス成分を含有する第１領域を構成する第１内層部と、上記第１内層部の外側に位置する第１外層部と、上記第１外層部の上記第２軸方向の両端部に位置し、上記第１領域よりもガラス成分の濃度が低い第２領域を構成する一対の稜部と、を含む。
この構成では、サイドマージン部の第１内層部においてガラス成分の作用によって高い焼結性が得られる。これにより、サイドマージン部では、積層体の側面に対する高い接着性を確保することができる。この一方で、セラミック素体における外部からの衝撃を受けやすいサイドマージン部の稜部では、ガラス成分が少ないため、結晶粒界に沿ったクラックの進展を抑制することができる。これにより、この積層セラミック電子部品では、サイドマージン部を１３μｍ以下まで薄くしても高い耐衝撃性が得られる。
上記サイドマージン部では、上記第１外層部が上記第２領域を構成してもよい。
この構成では、サイドマージン部全体において、結晶粒界に沿ったクラックの進展を抑制することができる。
この構成では、サイドマージン部全体において、結晶粒界に沿ったクラックの進展を抑制することができる。
上記積層体は、上記複数の内部電極が配置された機能部と、上記機能部を上記第２軸方向から被覆するカバー部と、を更に有してもよい。
上記カバー部は、上記機能部に隣接し、上記第１領域を構成する第２内層部と、上記第２内層部の外側に位置し、上記第２領域を構成する第２外層部と、を含んでもよい。
この構成では、カバー部においても、機能部に対する高い接着性を確保しつつ、結晶粒界に沿ったクラックの進展を抑制することができる。
上記カバー部は、上記機能部に隣接し、上記第１領域を構成する第２内層部と、上記第２内層部の外側に位置し、上記第２領域を構成する第２外層部と、を含んでもよい。
この構成では、カバー部においても、機能部に対する高い接着性を確保しつつ、結晶粒界に沿ったクラックの進展を抑制することができる。
上記セラミック素体の外面における上記外部電極で被覆されていない全領域が上記第２領域で構成されてもよい。
この構成では、セラミック素体全体において結晶粒界に沿ったクラックの進展を抑制することができる。
この構成では、セラミック素体全体において結晶粒界に沿ったクラックの進展を抑制することができる。
上記機能部は、上記複数の内部電極の間に位置し、上記第２領域を構成する複数のセラミック層を含んでもよい。
この構成では、複数のセラミック層におけるガラス成分による機能の低下が生じにくいため、高性能が得られやすくなる。
この構成では、複数のセラミック層におけるガラス成分による機能の低下が生じにくいため、高性能が得られやすくなる。
以上述べたように、本発明によれば、サイドマージン部を薄くしても高い耐衝撃性が得られる積層セラミック電子部品を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
＜積層セラミックコンデンサ１０の構成＞
［全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
［全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｘ軸方向に対向する一対の端面と、Ｙ軸方向に対向する一対の側面と、Ｚ軸方向に対向する一対の主面と、を有する６面体として構成される。
各外部電極１４，１５は、セラミック素体１１の両端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の各端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ−Ｚ平面に平行な断面、及びＸ−Ｙ平面に平行な断面がいずれもＵ字状となっている。
なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。これにより、積層セラミックコンデンサ１０では、Ｚ軸方向に沿った厚さを小さく抑えることができる。
外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
セラミック素体１１は、誘電体セラミックスで形成され、積層体１６と、サイドマージン部１７と、を有する。積層体１６は、Ｙ軸方向に対向する一対の側面Ｓを有する。また、積層体１６は、セラミック素体１１の端面の一部を構成する一対の端面と、セラミック素体１１の主面の一部を構成する一対の主面と、を有する。
積層体１６は、Ｘ−Ｙ平面に沿って延びるシート状の複数のセラミック層２０がＺ軸方向に積層された構成を有する。積層体１６は、容量を形成する機能を有する機能部として構成される容量形成部１８と、容量形成部１８をＺ軸方向上下から被覆する一対のカバー部１９と、を有する。一対のカバー部１９は、積層体１６の一対の主面を構成している。
容量形成部１８は、Ｘ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って積層された第１及び第２内部電極１２，１３を有する。内部電極１２，１３は、複数のセラミック層２０の間に、Ｚ軸方向に沿って交互に配置されている。つまり、相互に隣接する内部電極１２，１３は、セラミック層２０を挟んでＺ軸方向に対向している。
第１内部電極１２は、第１外部電極１４に覆われた端面に引き出されている。この一方で、第２内部電極１３は第２外部電極１５に覆われた端面に引き出されている。これにより、第１内部電極１２は第１外部電極１４のみに接続され、第２内部電極１３は第２外部電極１５のみに接続されている。
内部電極１２，１３は、容量形成部１８のＹ軸方向の全幅にわたって形成されている。つまり、内部電極１２，１３のＹ軸方向の両端部はそれぞれ、積層体１６の一対の側面Ｓ上に位置する。これにより、セラミック素体１１における内部電極１２，１３のＹ軸方向の両端部の位置はそれぞれ、Ｙ軸方向に０．５μｍの範囲内に揃っている。
一対のサイドマージン部１７は、内部電極１２，１３の両端部が露出する積層体１６の一対の側面Ｓをそれぞれ被覆している。これにより、積層セラミックコンデンサ１０では、サイドマージン部１７に被覆された積層体１６の一対の側面Ｓ上における内部電極１２，１３間の絶縁性を確保することができる。
積層セラミックコンデンサ１０では、容量の形成に寄与しないサイドマージン部１７のＹ軸方向の寸法である厚さを小さく形成する。これにより、積層セラミックコンデンサ１０の大容量化及び小型化に有利になる。具体的に、積層セラミックコンデンサ１０では、サイドマージン部１７が１３μｍ以下の厚さを有する。
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層２０に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
セラミック素体１１では、内部電極１２，１３間の各セラミック層２０の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
なお、セラミック層２０は、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系で構成してもよい。
内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
［セラミック素体１１の詳細構成］
（概略説明）
セラミック素体１１は、相互に異なる微細組織を有する第１領域及び第２領域を有する。具体的に、第１領域は、ガラス成分を含有し、結晶粒の境界部である結晶粒界にガラス相が析出した微細組織を有する。第２領域は、第１領域よりもガラス成分の濃度が低く、結晶粒界にガラス相が実質的に析出していない微細組織を有する。
（概略説明）
セラミック素体１１は、相互に異なる微細組織を有する第１領域及び第２領域を有する。具体的に、第１領域は、ガラス成分を含有し、結晶粒の境界部である結晶粒界にガラス相が析出した微細組織を有する。第２領域は、第１領域よりもガラス成分の濃度が低く、結晶粒界にガラス相が実質的に析出していない微細組織を有する。
第１領域に含まれるガラス成分としては、セラミック素体１１の焼成時に液相を形成する低融点の成分であればよく、例えば、ケイ素やホウ素などが含まれる。第１領域では、焼成時にガラス成分で構成される液相が結晶粒から吐き出されることにより、ガラス相が結晶粒界に偏析した微細組織となる。
第１領域では、比誘電率が低いガラス相の存在によって、大容量が得られにくい。この一方で、第２領域では、ガラス相の影響による容量の低下が発生しないため、大容量が得られやすい。このため、積層セラミックコンデンサ１０では、容量形成部１８を構成する複数のセラミック層２０が第２領域を構成することが好ましい。
また、結晶粒界にガラス相が析出した第１領域では、焼成時における液相の生成によって、高い焼結性が得られる。この一方で、第１領域では、ガラス相の機械的強度が低いため、結晶粒界において脆性破壊が発生しやすい。つまり、第１領域では、結晶粒界においてクラックが発生しやすく、発生したクラックが結晶粒界に沿って進展しやすい。
これに対し、結晶粒界にガラス相が実質的に析出していない第２領域では、結晶粒界の機械的強度が高いため、結晶粒界においてクラックが発生しにくく、またクラックが結晶粒界に沿って進展しにくい。この一方で、第２領域では、セラミック素体１１の焼成時に液相が実質的に生成されないため、高い焼結性が得られにくい。
セラミック素体１１では、容量形成部１８の周囲が適切に保護され、かつ高い耐衝撃性を実現可能なように、第１領域及び第２領域の配置が決定される。以下、セラミック素体１１における第１領域及び第２領域の配置の一例として、図３に示す構成例１、図４に示す構成例２、及び図５に示す構成例３について説明する。
（構成例１）
図３に示すセラミック素体１１の構成例１では、各サイドマージン部１７が第１内層部１７ａと第１外層部１７ｂとを有する。第１内層部１７ａは、積層体１６の側面Ｓに隣接し、積層体１６の側面Ｓに対する接着面を構成する。第１外層部１７ｂは、第１内層部１７ａのＹ軸方向外側に位置し、セラミック素体１１の側面を構成する。
図３に示すセラミック素体１１の構成例１では、各サイドマージン部１７が第１内層部１７ａと第１外層部１７ｂとを有する。第１内層部１７ａは、積層体１６の側面Ｓに隣接し、積層体１６の側面Ｓに対する接着面を構成する。第１外層部１７ｂは、第１内層部１７ａのＹ軸方向外側に位置し、セラミック素体１１の側面を構成する。
各第１外層部１７ｂは、Ｚ軸方向の両端部においてＸ軸方向に沿って延在する一対の稜部１７ｃを含む。稜部１７ｃは、外向きに突出した形状を有する上に、Ｘ軸方向中央領域において外部電極１４，１５に被覆されずに外部に露出している。このため、セラミック素体１１は、稜部１７ｃにおいて特に外部からの強い衝撃を受けやすい。
各図面では、第１領域を密のドットパターンで示し、第２領域を粗のドットパターンで示している。図３に示すように、構成例１に係るサイドマージン部１７では、稜部１７ｃのみが第２領域を構成し、第１内層部１７ａ、及び第１外層部１７ｂの稜部１７ｃ以外の部分が第１領域を構成する。また、構成例１に係るカバー部１９は、第１領域を構成する。
第１領域を構成する第１内層部１７ａ及びカバー部１９では、高い焼結性が得られる。このため、セラミック素体１１では、第１内層部１７ａ及びカバー部１９の容量形成部１８に対する高い接着性を確保することができる。したがって、セラミック素体１１では、容量形成部１８の周囲が適切に保護され、耐湿性などの性能が保たれやすくなる。
また、第２領域を構成する稜部１７ｃでは、結晶粒界の機械的強度が高いため、外部からの衝撃を受けても、結晶粒界においてクラックが発生しにくく、またクラックが結晶粒界に沿って進展しにくい。このため、構成例１に係るセラミック素体１１では、サイドマージン部１７が薄い構成においても、稜部１７ｃの表面から内部電極１２，１３に到達するクラックの発生を抑制することができる。
（構成例２）
図４に示すセラミック素体１１の構成例２では、サイドマージン部１７の第１外層部１７ｂの構成が構成例１とは異なり、その他の構成が構成例１と共通する。具体的に、構成例２に係るサイドマージン部１７では、第１外層部１７ｂにおける稜部１７ｃを含めた全体が第２領域として構成される。
図４に示すセラミック素体１１の構成例２では、サイドマージン部１７の第１外層部１７ｂの構成が構成例１とは異なり、その他の構成が構成例１と共通する。具体的に、構成例２に係るサイドマージン部１７では、第１外層部１７ｂにおける稜部１７ｃを含めた全体が第２領域として構成される。
構成例２に係るセラミック素体１１では、側面を構成する第１外層部１７ｂの全体において結晶粒界の機械的強度が高くなる。このため、構成例２に係るセラミック素体１１では、サイドマージン部１７が薄い構成においても、第２領域で構成される側面から内部電極１２，１３に到達するクラックの発生を抑制することができる。
（構成例３）
図５に示すセラミック素体１１の構成例３では、カバー部１９の構成が構成例２とは異なり、その他の構成が構成例２と共通する。構成例３に係るカバー部１９は、容量形成部１８に隣接する第２内層部１９ａと、第２内層部１９ａのＺ軸方向外側に位置し、セラミック素体１１の主面を構成する第２外層部１９ｂと、を有する。
図５に示すセラミック素体１１の構成例３では、カバー部１９の構成が構成例２とは異なり、その他の構成が構成例２と共通する。構成例３に係るカバー部１９は、容量形成部１８に隣接する第２内層部１９ａと、第２内層部１９ａのＺ軸方向外側に位置し、セラミック素体１１の主面を構成する第２外層部１９ｂと、を有する。
構成例３に係るカバー部１９では、第２内層部１９ａが第１領域を構成し、第２外層部１９ｂが第２領域を構成する。構成例３に係るセラミック素体１１では、主面を構成する第２外層部１９ｂにおいて結晶粒界の機械的強度が高くなるため、主面から内部電極１２，１３に到達するクラックの発生を抑制することができる。
＜積層セラミックコンデンサ１０の製造方法＞
［製造方法１］
（概略説明）
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法１を示すフローチャートである。図７〜１４は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法１について、図６に沿って、図７〜１４を適宜参照しながら説明する。
［製造方法１］
（概略説明）
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法１を示すフローチャートである。図７〜１４は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法１について、図６に沿って、図７〜１４を適宜参照しながら説明する。
（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２の厚さは、焼成後の容量形成部１８におけるセラミック層の厚さに応じて調整される。第３セラミックシート１０３の厚さは適宜調整可能である。
また、第１領域を構成するカバー部１９を形成する第３セラミックシート１０３には、ガラス成分が添加される。この一方で、第２領域を構成する容量形成部１８のセラミック層２０を形成する第１セラミックシート１０１及び第２セラミックシート１０２には、ガラス成分が添加されない。
図７は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３が、個片化されていない大判のシートとして構成される。図７には、各積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。
図７に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。
内部電極１１２，１１３は、任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法は、公知の技術から任意に選択可能である。例えば、導電性ペーストの塗布には、スクリーン印刷法やグラビア印刷法を用いることができる。
内部電極１１２，１１３には、切断線Ｌｙに沿ったＸ軸方向の隙間が、切断線Ｌｙ１本置きに形成されている。第１内部電極１１２の隙間と第２内部電極１１３の隙間とはＸ軸方向に互い違いに配置されている。つまり、第１内部電極１１２の隙間を通る切断線Ｌｙと第２内部電極１１３の隙間を通る切断線Ｌｙとが交互に並んでいる。
更に、ステップＳ０１では、上記と同様の要領で、サイドマージン部１７を形成するための第４セラミックシート１０４ａ及び第５セラミックシート１０４ｂ（図１２〜１４参照）も準備する。第４セラミックシート１０４ａにはガラス成分が添加され、第５セラミックシート１０４ｂにはガラス成分が添加されない。
（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図８に示すように積層することにより積層シート１０５を作製する。積層シート１０５では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図８に示すように積層することにより積層シート１０５を作製する。積層シート１０５では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０５では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向上下面にカバー部１９に対応する第３セラミックシート１０３が積層される。セラミックシート１０１，１０２，１０３の積層数は、積層セラミックコンデンサ１０の構成に応じて決定可能である。
積層シート１０５は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０５を高密度化することが可能である。
（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０５を、切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層体１１６を作製する。積層体１１６は、焼成後の積層体１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
ステップＳ０３では、ステップＳ０２で得られた積層シート１０５を、切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層体１１６を作製する。積層体１１６は、焼成後の積層体１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
図９は、ステップＳ０３後の積層シート１０５の平面図である。積層シート１０４は、発泡剥離シートなどの粘着シートＣによって保持された状態で、切断線Ｌｘ，Ｌｙに沿って切断されている。このように、積層シート１０５が切り分けられることにより、積層体１１６が得られる。
図１０は、ステップＳ０３で得られる未焼成の積層体１１６の斜視図である。積層体１１６には、未焼成の容量形成部１１８及びカバー部１１９が形成されている。また、積層体１１６では、切断面である側面Ｓに内部電極１１２，１１３が露出し、内部電極１１２，１１３のＹ軸方向の端部が側面Ｓ上において揃っている。
（ステップＳ０４：サイドマージン部形成）
ステップＳ０４では、ステップＳ０３で得られた積層体１１６の両側面Ｓに未焼成のサイドマージン部１１７を設ける。これにより、図１１に示す未焼成のセラミック素体１１１が得られる。サイドマージン部１１７の形成には、ステップＳ０１で準備したセラミックシート１０４ａ，１０４ｂを用いる。
ステップＳ０４では、ステップＳ０３で得られた積層体１１６の両側面Ｓに未焼成のサイドマージン部１１７を設ける。これにより、図１１に示す未焼成のセラミック素体１１１が得られる。サイドマージン部１１７の形成には、ステップＳ０１で準備したセラミックシート１０４ａ，１０４ｂを用いる。
ステップＳ０４では、サイドマージン部１７において、第１領域を構成する部分を第４セラミックシート１０４ａで形成し、第２領域を構成する部分を第５セラミックシート１０４ｂで形成する。図１２〜１４は、図３〜５に示す構成例１〜３に対応するステップＳ０４を示す断面図である。
構成１では、図１２（Ａ）に示すように、積層体１１６の側面Ｓに第１内層部１７ａに対応する第４セラミックシート１０４ａを貼り付け、その上に、第１外層部１７ｂにおける稜部１７ｃ以外の部分に対応する第４セラミックシート１０４ａと、稜部１７ｃに対応する第５セラミックシート１０４ｂと、を貼り付ける。
これにより、図１２（Ｂ）に示す構成例１に係る未焼成のセラミック素体１１１が得られる。構成例１に係る未焼成のセラミック素体１１では、未焼成の積層体１１６の側面Ｓを被覆する、第１内層部１１７ａ、第１外層部１１７ｂ、及び稜部１１７ｃを含む未焼成のサイドマージン部１１７が形成されている。
構成例２では、図１３（Ａ）に示すように、積層体１１６の側面Ｓに第１内層部１７ａに対応する第４セラミックシート１０４ａを貼り付け、その上に、稜部１７ｃを含む第１外層部１７ｂに対応する第５セラミックシート１０４ｂを貼り付ける。これにより、図１３（Ｂ）に示す構成例２に係る未焼成のセラミック素体１１１が得られる。
構成例３では、図１４（Ａ）に示すように、カバー部１１９を形成する第３セラミックシート１０３として、第２内層部１１９ａに対応するガラス成分が添加されたセラミックシート１０３ａと、第２外層部１１９ｂに対応するガラス成分が添加されていないセラミックシート１０３ｂと、を用いる。
そして、積層体１１６の側面Ｓに第１内層部１７ａに対応する第４セラミックシート１０４ａを貼り付け、その上に、稜部１７ｃを含む第１外層部１７ｂに対応する第５セラミックシート１０４ｂを貼り付ける。これにより、図１４（Ｂ）に示す構成例３に係る未焼成のセラミック素体１１１が得られる。
（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られた図１１に示すセラミック素体１１１を焼成することにより、図１〜３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５によって、積層体１１６が積層体１６になり、サイドマージン部１１７がサイドマージン部１７になる。
ステップＳ０５では、ステップＳ０４で得られた図１１に示すセラミック素体１１１を焼成することにより、図１〜３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５によって、積層体１１６が積層体１６になり、サイドマージン部１１７がサイドマージン部１７になる。
ステップＳ０５における焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００〜１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
焼成時のセラミック素体１１１では、焼結温度が低い内部電極１１２，１１３が配置された容量形成部１１８において焼結が促進される。これに対し、構成例１〜３のいずれでも、焼成時のセラミック素体１１１では、ガラス成分の液相が生成されるサイドマージン部１１７の第１内層部１１７ａにおいても焼結が促進される。
このため、焼成時のセラミック素体１１１では、いずれも高い焼結性を有する容量形成部１１８とサイドマージン部１１７の第１内層部１１７ａとの間で焼結挙動のミスマッチが生じにくい。したがって、積層セラミックコンデンサ１０では、サイドマージン部１７の容量形成部１８に対する高い接着性を確保することができる。
また、同様に、構成例１〜３のいずれでも、焼成時のセラミック素体１１１では、カバー部１１９における少なくとも容量形成部１１８と隣接する部分が、ガラス成分の液相の生成によって焼結が促進される。このため、積層セラミックコンデンサ１０では、カバー部１９の容量形成部１８に対する高い接着性を確保することができる。
（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０が完成する。ステップＳ０６における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０が完成する。ステップＳ０６における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。
［製造方法２］
本実施形態に係る積層セラミックコンデンサ１０の製造方法２では、ステップＳ０４及びステップＳ０５の構成が製造方法１とは異なり、その他のステップの構成が製造方法１と共通である。製造方法２では、サイドマージン部１１７の形成に、第４セラミックシート１０４ａのみを用い、第５セラミックシート１０４ｂを用いない。
本実施形態に係る積層セラミックコンデンサ１０の製造方法２では、ステップＳ０４及びステップＳ０５の構成が製造方法１とは異なり、その他のステップの構成が製造方法１と共通である。製造方法２では、サイドマージン部１１７の形成に、第４セラミックシート１０４ａのみを用い、第５セラミックシート１０４ｂを用いない。
図１５は、製造方法２のステップＳ０４を示す断面図である。図１５（Ａ）に示すように、積層体１１６の側面Ｓに第４セラミックシート１０４ａを貼り付ける。なお、第４セラミックシート１０４ａは１枚のみであっても複数枚を積層してもよい。これにより、図１５（Ｂ）に示す未焼成のセラミック素体１１１が得られる。
製造方法２では、ステップＳ０５におけるセラミック素体１１１の焼成を還元雰囲気にて行う。焼成時のセラミック素体１１１では、還元性ガスと接触する表層部において焼結が促進される。このため、焼成時のセラミック素体１１１では、表層部における結晶成長に伴って、表層部に液相として存在するガラス成分が内側に吐き出される。
製造方法２のステップＳ０５では、焼成条件によってセラミック素体１１１の表層部における焼結性に分布を持たせることができる。例えば、雰囲気を強い還元性とすることによって、Ｙ軸及びＺ軸に沿った２方向から還元性ガスと接触する稜部１１７ｃの焼結性を選択的に向上させることができる。
このため、例えば、雰囲気の還元性が強く、焼成時間が短い焼成条件を採用することによって、セラミック素体１１の表層部における稜部１７ｃのみガラス成分の濃度を低下させることができる。これにより、稜部１７ｃのみが第２領域となり、図３に示す構成例１に係るセラミック素体１１が得られる。
また、これとは反対に、雰囲気の還元性が弱く、焼成時間が長い焼成条件を採用することによって、セラミック素体１１の表層部の全領域のガラス成分の濃度を低下させることができる。これにより、図１６に示す表層部の全体がガラス成分の濃度が低い第２領域を構成するセラミック素体１１が得られる。
図１６に示す積層セラミックコンデンサ１０では、セラミック素体１１の外面における外部電極１４，１５で被覆されていない全領域が第２領域で構成される。このため、セラミック素体１１の全体において外面から内部電極１２，１３に到達するクラックの発生を抑制可能な積層セラミックコンデンサ１０が得られる。
＜実施例及び比較例＞
上記実施形態の実施例及び比較例１，２として、サイドマージン部以外の構成が共通の積層セラミックコンデンサのサンプルを２０００個ずつ作製した。実施例１に係るサンプルは、図３に示す構成例１と同様の構成を有する。比較例１，２に係るサンプルは、サイドマージン部の構成が図３に示す構成例１とは異なる構成を有する。
上記実施形態の実施例及び比較例１，２として、サイドマージン部以外の構成が共通の積層セラミックコンデンサのサンプルを２０００個ずつ作製した。実施例１に係るサンプルは、図３に示す構成例１と同様の構成を有する。比較例１，２に係るサンプルは、サイドマージン部の構成が図３に示す構成例１とは異なる構成を有する。
具体的に、比較例１に係るサンプルでは、サイドマージン部の全体が第１領域を構成し、つまりサイドマージン部の全体にわたって結晶粒界にガラス相が析出している。比較例２に係るサンプルでは、サイドマージン部の全体が第２領域を構成し、つまりサイドマージン部の全体にわたって結晶粒界にガラス相が実質的に析出していない。
実施例及び比較例１，２における各１０００個のサンプルについて耐湿性試験を行った。耐湿性試験では、各サンプルを温度８５℃、湿度８５％で、４Ｖの電圧を印加した状態で１０００時間保持した。そして、耐湿性試験後の電気抵抗値が１ＭΩ未満のサンプルを絶縁不良による故障が発生しているものと判断した。
この結果、実施例及び比較例１に係るサンプルではいずれも、故障が発生していなかった。この一方で、比較例２に係るサンプルのうち３つについて、故障が発生した。この結果から、積層体の側面に隣接する第１内層領域を第１領域で構成することによって、耐湿性が向上することが確認された。
次に、実施例及び比較例１，２における各１０００個のサンプルについて耐衝撃試験を行った。耐衝撃試験では、各サンプルを３０ｃｍの高さから机上に落下させた。そして、落下後のサンプルの外観検査を行い、クラックの発生が見られたサンプルを耐衝撃性不足による不良が発生しているものと判断した。
この結果、実施例及び比較例２に係るサンプルではいずれも、故障が発生していなかった。この一方で、比較例１に係るサンプルの２つについて、故障が発生した。この結果から、サイドマージン部の稜部を第２領域で構成することによって、耐衝撃性が向上することが確認された。
＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、本発明は、積層セラミックコンデンサのみならず、複数の内部電極が積層された機能部を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７…サイドマージン部
１７ａ…第１内層部
１７ｂ…第１外層部
１７ｃ…稜部
１８…容量形成部
１９…カバー部
１９ａ…第２内層部
１９ｂ…第２外層部
２０…セラミック層
Ｓ…側面
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７…サイドマージン部
１７ａ…第１内層部
１７ｂ…第１外層部
１７ｃ…稜部
１８…容量形成部
１９…カバー部
１９ａ…第２内層部
１９ｂ…第２外層部
２０…セラミック層
Ｓ…側面
Claims (6)
- 第１軸方向を向いた側面と、前記第１軸と直交する第２軸方向に積層され、前記側面上に位置する端部を含む複数の内部電極と、を有する積層体と、１３μｍ以下の厚さを有し、前記積層体の前記側面を被覆するサイドマージン部と、を有するセラミック素体と、
前記セラミック素体を前記第１軸及び前記第２軸と直交する第３軸方向から被覆する外部電極と、
を具備し、
前記サイドマージン部は、前記積層体の前記側面に隣接し、ガラス成分を含有する第１領域を構成する第１内層部と、前記第１内層部の外側に位置する第１外層部と、前記第１外層部の前記第２軸方向の端部に位置し、前記第１領域よりもガラス成分の濃度が低い第２領域を構成する稜部と、を含む
積層セラミック電子部品。 - 請求項１に記載の積層セラミック電子部品であって、
前記サイドマージン部では、前記第１外層部が前記第２領域を構成する
積層セラミック電子部品。 - 請求項１又は２に記載の積層セラミック電子部品であって、
前記積層体は、前記複数の内部電極が配置された機能部と、前記機能部を前記第２軸方向から被覆するカバー部と、を更に有する
積層セラミック電子部品。 - 請求項３に記載の積層セラミック電子部品であって、
前記カバー部は、前記機能部に隣接し、前記第１領域を構成する第２内層部と、前記第２内層部の外側に位置し、前記第２領域を構成する第２外層部と、を含む
積層セラミック電子部品。 - 請求項４に記載の積層セラミック電子部品であって、
前記セラミック素体の外面における前記外部電極で被覆されていない全領域が前記第２領域で構成される
積層セラミック電子部品。 - 請求項３から５のいずれか１項に記載の積層セラミック電子部品であって、
前記機能部は、前記複数の内部電極の間に位置し、前記第２領域を構成する複数のセラミック層を含む
積層セラミック電子部品。
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