JP2022105218A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】耐湿性及び耐衝撃性を兼ね備える積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、セラミック素体を具備する。セラミック素体は、積層部と、サイドマージン部と、稜部と、を有する。積層部は、第１方向に積層された複数のセラミック層と、複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、容量形成部を第１方向から覆うカバー部と、第１方向と直交する第２方向を向き、複数の内部電極が露出する側面と、を有する。サイドマージン部は、積層部の側面を覆う。稜部は、第１及び第２方向に直交する第３方向に延在し、丸みを帯びている。容量形成部は、第１方向の中央部に配置された第１領域と、カバー部と第１領域との間に配置された第２領域と、を有する。第２領域では、複数の内部電極の第２方向の端部が第１領域よりも第２方向の内側に位置する。【選択図】図４

Description

本発明は、サイドマージン部が後付けされる積層セラミック電子部品及びその製造方法に関する。

積層セラミック電子部品として、積層セラミックコンデンサが知られている。積層セラミックコンデンサは、積層された複数のセラミック層と、複数のセラミック層の間に配置された内部電極と、を有するセラミック素体と、セラミック素体の外表面上に形成され、内部電極と電気的に接続された外部電極とを備える。

一般的な積層セラミックコンデンサの製造過程では、外部電極を形成する前のセラミック素体にバレル研磨による面取りが行われる（例えば、特許文献１参照）。これにより、セラミック素体では、稜部（２つの面が交わる箇所）や角部（３つの面が交わる箇所）における割れや欠けなどの発生を防止することができる。

特開２０１６－２５２８７号公報

ところが、積層セラミックコンデンサでは、セラミック素体を面取りすることによって、セラミック素体の稜部において内部電極が露出する場合がある。このような場合、内部電極が露出した稜部からセラミック素体内に水分が侵入しやすくなる。これにより、セラミック素体内の内部電極間における絶縁性が低下する。

以上のような事情に鑑み、本発明の目的は、耐湿性及び耐衝撃性を兼ね備える積層セラミック電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体を具備する。上記セラミック素体は、積層部と、サイドマージン部と、稜部と、を有する。
上記積層部は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、上記容量形成部を上記第１方向から覆うカバー部と、上記第１方向と直交する第２方向を向き、上記複数の内部電極が露出する側面と、を有する。
上記サイドマージン部は、上記積層部の上記側面を覆う。
上記稜部は、上記第１及び第２方向に直交する第３方向に延在し、丸みを帯びている。
上記容量形成部は、上記第１方向の中央部に配置された第１領域と、上記カバー部と上記第１領域との間に配置された第２領域と、を含む。
上記第２領域では、上記複数の内部電極の上記第２方向の端部が上記第１領域よりも上記第２方向の内側に位置する。

この構成では、複数の内部電極が露出した積層部の側面がサイドマージン部に覆われているため、高い耐湿性が得られる。また、このセラミック素体では、稜部が丸みを帯びているため、稜部における割れや欠けなどの発生を防止することができる。したがって、この積層セラミック電子部品は、耐湿性及び耐衝撃性を兼ね備える。

上記第２領域では、上記複数の内部電極の上記第２方向の寸法が上記カバー部に向けて小さくなっていてもよい。
上記第２領域に隣接する位置における上記サイドマージン部の上記第２方向の寸法が１０μｍ以上であってもよい。
上記第１領域では、上記複数の内部電極の上記端部の上記第２方向の位置のばらつきが０．５μｍ以内であってもよい。

本発明の一形態に係る積層セラミック電子部品の製造方法では、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、上記容量形成部を上記第１方向から覆うカバー部と、上記第１方向と直交する第２方向を向き、上記複数の内部電極が露出する側面と、を有する積層チップが作製される。
上記積層チップが、例えばバレル研磨によって面取りされる。
面取りされた上記積層チップの上記側面にサイドマージン部が形成される。
この構成により、上記のような耐湿性及び耐衝撃性を兼ね備える積層セラミック電子部品を製造することができる。

以上述べたように、本発明によれば、耐湿性及び耐衝撃性を兼ね備える積層セラミック電子部品及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの図３の領域Ｐを拡大して示す部分断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサのサイドマージン部の厚みＤｍｉｎと故障率との関係を示すグラフである。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の概要］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、典型的には、Ｚ軸方向を向いた２つの主面と、Ｙ軸方向を向いた２つの側面と、Ｘ軸方向を向いた２つの端面と、を有する六面体として構成される。

また、セラミック素体１１は、主面と側面とを接続し、Ｘ軸方向に延在する４つの稜部Ｒを有する。図３に示すように、セラミック素体１１の稜部Ｒは、丸みを帯びている。これにより、セラミック素体１１では、製造時や実装時などに加わる衝撃によって、稜部Ｒにおける割れや欠けなどが発生することを防止できる。

外部電極１４，１５は、セラミック素体１１の端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。

なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面から一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、誘電体セラミックスで形成され、積層部１６と、サイドマージン部１７と、を有する。積層部１６は、Ｙ軸方向を向いた２つの側面Ｓを有し、Ｘ－Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。サイドマージン部１７は、積層部１６の両側面Ｓに形成されている。

積層部１６は、容量形成部１８と、カバー部１９と、を有する。容量形成部１８は、誘電体セラミックスと、第１内部電極１２及び第２内部電極１３と、を有し、Ｚ軸方向上下からカバー部１９に被覆されている。内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

つまり、内部電極１２，１３は、セラミック層を挟んでＺ軸方向に対向している。第１内部電極１２は、セラミック素体１１の一方の端面に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、セラミック素体１１の他方の端面に引き出され、第２外部電極１５に接続されている。

このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

また、容量形成部１８では、外部電極１４，１５が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部１９によって覆われている。したがって、容量形成部１８では、サイドマージン部１７及びカバー部１９によってその周囲が保護され、内部電極１２，１３の絶縁性が確保される。

セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

なお、本実施形態に係る積層セラミックコンデンサ１０は、積層部１６及びサイドマージン部１７を備えていればよく、その他の構成について適宜変更可能である。例えば、第１及び第２内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。

［セラミック素体１１の稜部Ｒ］
（概略構成）
図４は、図３に示す一点鎖線で囲んだ領域Ｐを拡大して示す部分断面図である。つまり、図４には、セラミック素体１１の一方のＹ軸方向端部が示されている。なお、セラミック素体１１では、図４とは反対側のＹ軸方向端部についても図４に示すＹ軸方向端部と同様であるため、その説明を省略する。

内部電極１２，１３は、積層部１６の両側面Ｓに露出している。サイドマージン部１７は、積層部１６の両側面Ｓの全体を覆っている。このため、セラミック素体１１では、内部電極１２，１３がセラミック素体１１の側面に露出しない。したがって、積層セラミックコンデンサ１０では、容量形成部１８への水分が侵入しにくいため、高い耐湿性が得られる。

また、積層部１６の側面Ｓは、セラミック素体１１の稜部Ｒの近傍において、面取りされることにより丸みを帯びている。サイドマージン部１７は、セラミック素体１１の稜部Ｒにおいて積層部１６の側面Ｓに沿ってＹ軸方向内側に湾曲している。これにより、セラミック素体１１には、丸みを帯びた稜部Ｒが形成される。

このため、後述の「積層セラミックコンデンサ１０の製造方法」で詳細に説明するが、セラミック素体１１では、これ自体を面取りすることなく、丸みを帯びた稜部Ｒを設けることができる。これにより、積層セラミックコンデンサ１０では、耐湿性を損なうことなく、高い耐衝撃性が得られる。

（詳細構成）
図４に示すように、積層セラミックコンデンサ１０では、容量形成部１８を、第１領域１８ａと第２領域１８ｂとに区分することができる。第１領域１８ａは、Ｚ軸方向中央部に配置されている。第２領域１８ｂは、第１領域１８ａとＺ軸方向上下のカバー部１９との間にそれぞれ配置されている。

容量形成部１８の第１領域１８ａでは、側面ＳがＸ－Ｚ平面に沿って平滑に延びる。このため、側面Ｓに露出する内部電極１２，１３の端部のＹ軸方向の位置がＺ軸方向に沿って揃っている。具体的に、第１領域１８ａでは、内部電極１２，１３の端部のＹ軸方向の位置のばらつきが０．５μｍ以内であることが好ましい。

容量形成部１８の第２領域１８ｂでは、第１領域１８ａからカバー部１９に向けて、側面ＳがＹ軸方向内側へ丸まっている。したがって、容量形成部１８では、側面Ｓに露出する内部電極１２，１３の端部が、第２領域１８ｂにおいて第１領域１８ａよりもＹ軸方向内側に位置している。

換言すると、容量形成部１８の第２領域１８ｂでは、第１領域１８ａからカバー部１９に向けて、Ｙ軸方向の寸法が漸減している。したがって、容量形成部１８では、内部電極１２，１３のＹ軸方向の寸法が、第２領域１８ｂにおいて第１領域１８ａよりも小さくなっている。

容量形成部１８の側面Ｓを覆うサイドマージン部１７では、第１領域１８ａに隣接する位置よりも、第２領域１８ｂに隣接する位置の方が、Ｙ軸方向の厚みが小さくなりやすい。このため、高い耐湿性を確保するために、第２領域１８ｂに隣接する位置におけるサイドマージン部１７のＹ軸方向の寸法は１０μｍ以上であることが好ましい。

また、容量形成部１８の側面Ｓを覆うサイドマージン部１７のＹ軸方向の厚みは、Ｚ軸方向最外層の内部電極１２，１３に隣接する位置で特に小さくなりやすい。このため、Ｚ軸方向最外層の内部電極１２，１３に隣接する位置におけるサイドマージン部１７のＹ軸方向の厚みＤｍｉｎは１０μｍ以上であることが更に好ましい。

更に、同様の観点から、サイドマージン部１７のＹ軸方向の厚みは、Ｙ軸方向に隣接する位置における内部電極１２，１３のＹ軸方向の寸法に対して小さすぎることは好ましくない。このため、サイドマージン部１７のＹ軸方向の厚みは、Ｙ軸方向に隣接する内部電極１２，１３のＹ軸方向の寸法の６％以上であることが好ましい。

加えて、第１領域１８ａに隣接する位置におけるサイドマージン部１７のＹ軸方向の寸法は、３０μｍ以下に留めることが好ましく、２０μｍ以下に留めることが更に好ましい。これにより、積層セラミックコンデンサ１０では、容量形成部１８における内部電極１２，１３の交差面積が大きくなり、大容量を確保可能である。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６～１１は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６～１１を適宜参照しながら説明する。

（ステップＳ０１：積層チップ準備）
ステップＳ０１では、図６に示す積層チップ１１６を準備する。積層チップ１１６は、内部電極１１２，１１３が適宜パターニングされた複数の未焼成の誘電体グリーンシートが積層されて構成されている。これにより、積層チップ１１６には、未焼成の容量形成部１１８及びカバー部１１９が形成されている。

（ステップＳ０２：バレル研磨）
ステップＳ０２では、ステップＳ０１で準備された積層チップ１１６をバレル研磨によって面取りする。ステップＳ０２におけるバレル研磨は、例えば、複数の積層チップ１１６と研磨媒体と液体とをバレル容器に封入し、バレル容器に回転運動や振動を与えることにより実行可能である。

バレル研磨では、積層チップ１１６の側面Ｓが、Ｚ軸方向両端部においてＺ軸方向中央部よりも摩耗しやすい。このため、図７に示すように、積層チップ１１６には、側面Ｓに露出する内部電極１１２，１１３の端部が、第２領域１１８ｂにおいて第１領域１１８ａよりもＹ軸方向内側に位置する容量形成部１１８が形成される。

（ステップＳ０３：サイドマージン部形成）
ステップＳ０３では、ステップＳ０２で面取りされた積層チップ１１６の側面Ｓに未焼成のサイドマージン部１１７を設けることにより、未焼成のセラミック素体１１１を作製する。以下、積層チップ１１６の側面Ｓに未焼成のサイドマージン部１１７を設ける方法の一例について説明する。

まず、図８に示すように、テープＴで一方の側面Ｓを保持した積層チップ１１６の他方の側面Ｓを、平板状の弾性体４００の上に配置されたサイドマージンシート１１７ｓに対向させる。サイドマージンシート１１７ｓは、未焼成のサイドマージン部１１７を形成するための大判の誘電体グリーンシートとして構成される。

サイドマージンシート１１７ｓの厚みによって、図３，４に示す積層セラミックコンデンサ１０のサイドマージン部１７のＹ軸方向の厚みを調整可能である。サイドマージンシート１１７ｓは、例えば、ロールコーターやドクターブレードを用いてシート状に成形することにより、厚みを正確に制御可能である。

次に、図９に示すように、積層チップ１１６の側面Ｓをサイドマージンシート１１７ｓに押し付け、積層チップ１１６をサイドマージンシート１１７ｓとともに弾性体４００に沈みこませる。このとき、サイドマージンシート１１７ｓは、弾性体４０から加わるせん断力によって、積層チップ１１６に押圧された領域のみが切り離される。

そして、図１０に示すように、積層チップ１１６を弾性体４００から離間するように移動させると、サイドマージンシート１１７ｓにおける積層チップ１１６の側面Ｓに貼り付いた部分のみが弾性体４００から離間する。これにより、積層チップ１１６の側面Ｓにサイドマージン部１１７が形成される。

続いて、図１０に示す積層チップ１１６を別のテープＴに張り替えることにより、積層チップ１１６のＹ軸方向の向きを反転させる。そして、サイドマージン部１１７が形成されていない積層チップ１１６の反対側の側面Ｓにも、上記と同様の要領でサイドマージン部１１７を形成する。

これにより、図１１に示すように、積層チップ１１６の両側面Ｓにサイドマージン部１１７が形成された未焼成のセラミック素体１１１が得られる。未焼成のセラミック素体１１１では、内部電極１１２，１１３が露出した積層チップ１１６の側面Ｓがサイドマージン部１１７によって覆われている。

このように、本実施形態では、内部電極１１２，１１３が露出した積層チップ１１６の側面Ｓにサイドマージン部１１７が後付けされる。このため、積層セラミックコンデンサ１０では、容量形成部１８の第１領域１８ａにおいて内部電極１２，１３の端部のＹ軸方向の位置がＺ軸方向に沿って揃う。

なお、積層チップ１１６の側面Ｓにサイドマージン部１１７を形成する方法は、上記のサイドマージンシート１１７ｓを打ち抜く方法に限定されない。例えば、予め切断されているサイドマージンシート１１７ｓを積層チップ１１６ｂの側面Ｓに貼り付けることによって、サイドマージン部１１７を形成してもよい。

また、積層チップ１１６の側面Ｓにサイドマージン部１１７を形成する方法は、ディップ法であってもよい。ディップ法では、積層チップ１１６の側面Ｓをセラミックスラリーに浸漬させ、引き上げる。これにより、積層チップ１１６の側面Ｓにセラミックスラリーが付着することによりサイドマージン部１１７が形成される。

（ステップＳ０４：焼成工程）
ステップＳ０４では、ステップＳ０３で得られた未焼成のセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０４によって、積層チップ１１６が積層部１６になり、サイドマージン部１１７がサイドマージン部１７になる。

ステップＳ０４における焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ０５：外部電極形成工程）
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０５における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。

（本実施形態の作用効果）
本実施形態では、サイドマージン部を有するセラミック素体を準備してからバレル研磨が行なわれる公知のプロセスとは順番が異なっている。つまり、公知のプロセスではサイドマージン部を有するセラミック素体にバレル研磨を行うのに対し、本実施形態ではサイドマージン部１１７を形成する前の積層チップ１１６にバレル研磨を行う。

一般的に、サイドマージン部を後付けするプロセスでは、サイドマージン部の密度が積層チップよりも低くなる。このため、サイドマージン部が形成されたセラミック素体にバレル研磨を行うと、セラミック素体の稜部においてサイドマージン部が選択的に摩耗することにより、積層チップに配置された内部電極が露出することがある。

これに対し、本実施形態では、予めバレル研磨を行った積層チップ１１６にサイドマージン部１１７を形成するため、積層チップ１１６の側面Ｓに露出する内部電極１１２，１１３を確実に被覆することができる。このため、本実施形態に係る積層セラミックコンデンサ１０では、高い耐湿性が得られる。

また、本実施形態では、サイドマージン部１１７を形成する前の積層チップ１１６にバレル研磨を行うことにより、積層チップ１１６の稜部が面取りされる。このため、積層チップ１１６の側面Ｓに沿ってサイドマージン部１１７を形成することによって、サイドマージン部１１７が積層チップ１１６の側面Ｓに沿って湾曲する。

これにより、セラミック素体１１１には、丸みを帯びた稜部Ｒが形成される。このため、本実施形態では、セラミック素体１１１に対して更にバレル研磨を行う必要がなく、サイドマージン部１１７の摩耗が生じない。このため、積層セラミックコンデンサ１０では、サイドマージン部１７のＹ軸方向の厚みを確保することができる。

［実施例］
（積層セラミックコンデンサ１０の作製）
実施例１～９に係る積層セラミックコンデンサ１０のサンプルを、上記の製造方法を用いて、それぞれ２００個ずつ作製した。実施例１～９に係るサンプルでは、図４に示すサイドマージン部１７のＹ軸方向の厚みＤｍｉｎのみが異なり、その他の構成及び製造条件が共通である。

具体的に、各サンプルにおけるサイドマージン部１７の厚みＤｍｉｎは、実施例１～９においてそれぞれ、２０μｍ、１８μｍ、１６μｍ、１２μｍ、１０μｍ、８μｍ、５μｍ、３μｍ、１μｍとした。なお、いずれのサンプルでも、第１領域１８ａに隣接する位置におけるサイドマージン部１７のＹ軸方向の厚みを２０μｍとした。

（積層セラミックコンデンサ１０の耐湿性評価）
実施例１～９に係る積層セラミックコンデンサ１０の各サンプルについて、耐湿性評価を行った。具体的に、実施例１～９における耐湿性評価としては、各サンプルを、温度４５℃、湿度９５％、１０Ｖの定格電圧を印加した状態で１０００時間保持する吸湿性試験を行った。

吸湿性試験後の各サンプルについて電気抵抗値を測定し、電気抵抗値が１０ＭΩ以上のサンプルを良品と判定し、電気抵抗値が１０ＭΩ未満のサンプルを故障と判定した。そして、実施例１～９のそれぞれについて、２００個のサンプル中における故障と判定したサンプルの比率である故障率を算出した。

図１２は、実施例１～９における耐湿性評価の結果を示すグラフである。図１２では、横軸がサイドマージン部１７の厚みＤｍｉｎを示し、縦軸が吸湿性試験後におけるサンプルの故障率を示している。また、表１は、実施例１～９における耐湿性評価の結果を数値で示している。

この結果から、サイドマージン部１７の厚みＤｍｉｎが大きいほどサンプルの故障率が低いことがわかる。また、サイドマージン部１７の厚みＤｍｉｎを１０μｍ以上とすることでサンプルの故障率が１０％以下に抑えられ、サイドマージン部１７の厚みＤｍｉｎを１８μｍ以上とすることでサンプルの故障がほぼ発生しなくなることが確認された。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、積層セラミックコンデンサ１０の製造方法は、上記に限定されない。一例として、上記の製造方法のステップＳ０２における積層チップ１１６の面取りの方法は、バレル研磨以外にも公知の方法を利用可能であり、例えば、サンドブラスト法やウェットブラスト法を用いることもできる。

また、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層部
１７…サイドマージン部
１８…容量形成部
１８ａ…第１領域
１８ｂ…第２領域
１９…カバー部
Ｓ…側面
Ｒ…稜部

Claims (7)

1. 第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、前記容量形成部を前記第１方向から覆うカバー部と、前記第１方向と直交する第２方向を向き、前記複数の内部電極が露出する側面と、前記第１及び前記第２方向に直交する第３方向を向き、前記複数の内部電極が引き出された端面と、を有する積層部と、
   前記積層部の前記側面を覆うサイドマージン部と、
   前記第３方向に延在する丸みを帯びた複数の稜部と、
   を有するセラミック素体を具備し、
   前記容量形成部は、前記第１方向の中央部に配置された第１領域と、前記カバー部と前記第１領域との間に配置され、前記複数の内部電極の前記第２方向の端部が前記第１領域よりも前記第２方向の内側に位置する第２領域と、を含み、
   前記内部電極は、前記側面と前記端面との間に露出し丸みを帯びた湾曲部を含み、
   前記サイドマージン部は、前記湾曲部の少なくとも一部を覆う
   積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記積層部は、前記カバー部及び前記第２領域の前記第２方向の端部を含む、前記第３方向に延在する丸みを帯びた複数の稜部を更に有する
   積層セラミック電子部品。
3. 請求項１又は２に記載の積層セラミック電子部品であって、
   前記第２領域では、前記複数の内部電極の前記第２方向の寸法が前記カバー部に向けて小さくなる
   積層セラミック電子部品。
4. 請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
   前記第２領域に隣接する位置における前記サイドマージン部の前記第２方向の寸法が１０μｍ以上である
   積層セラミック電子部品。
5. 請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
   前記第１領域では、前記複数の内部電極の前記端部の前記第２方向の位置のばらつきが０．５μｍ以内である
   積層セラミック電子部品。
6. 第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、前記容量形成部を前記第１方向から覆うカバー部と、前記第１方向と直交する第２方向を向き、前記複数の内部電極が露出する側面と、前記第１及び前記第２方向に直交する第３方向を向き、前記複数の内部電極が引き出された端面と、を有する積層チップを作製し、
   前記積層チップを面取りし、
   面取りされた前記積層チップの前記側面に、前記側面と前記端面との間に露出し丸みを帯びた前記内部電極の湾曲部の少なくとも一部を覆うように、サイドマージン部を形成する
   積層セラミック電子部品の製造方法。
7. 請求項６に記載の積層セラミック電子部品の製造方法であって、
   前記積層チップをバレル研磨によって面取りする
   積層セラミック電子部品の製造方法。

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