JP6851747B2 - 積層セラミック電子部品 - Google Patents
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Description
本発明は、小型化可能な積層セラミック電子部品に関する。
近年、電子機器の小型化に伴い、電子機器に用いられる積層セラミックコンデンサを小型化する要求が高まっている。例えば、特許文献１には、小型化された電子機器に搭載可能な積層セラミックコンデンサが記載されている。
最近では、電子機器の更なる小型化に伴い、このような電子機器に用いられる積層セラミックコンデンサの更なる小型化が要求されている。積層セラミックコンデンサを更に小型化するためには、素体の縮小化と共に、外部電極の厚みを薄くする必要がある。
外部電極の厚みを薄くするためには、製造過程において、焼成前の素体の両端面に導電性ペーストを薄く形成することが有効である。しかし、導電性ペーストを薄くすると、焼結後に、導電性ペースト由来の下地膜に隙間が発生しやすくなる。このような隙間が発生すると、この隙間からメッキ液や水分等が入り込みやすくなるため、積層セラミックコンデンサの信頼性が低下するおそれがある。
以上のような事情に鑑み、本発明の目的は、小型化に伴い外部電極の厚みが薄くなったとしても、信頼性が確保される積層セラミック電子部品を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、積層部と、外部電極と、を具備する。
上記積層部は、第１の方向を向いた端面と、上記第１の方向に直交する第２の方向を向いた側面と、上記端面と上記側面とを接続する稜部と、積層された複数のセラミック層と、上記複数のセラミック層の間に配置され、上記端面に引き出された内部電極と、を有する。
上記外部電極は、上記端面側から上記積層部を覆う。
上記積層セラミック電子部品は、上記側面上の上記稜部に隣接する位置における上記外部電極の上記第２の方向の厚みをＡとし、上記端面上の上記稜部に隣接する位置における上記外部電極の上記第１の方向の厚みをＢとし、上記積層セラミック電子部品の上記第１の方向の寸法をＬとし、上記積層セラミック電子部品の上記第２の方向の寸法をＴとしたときに、
Ａ／Ｌ≧０．０１４２×ｌｎ（Ｌ）＋０．０２５６
Ａ／Ｔ≧０．０２７４×ｌｎ（Ｔ）＋０．０７１９
Ｂ／Ｌ≧０．０１０３×ｌｎ（Ｌ）＋０．０２８１
Ｂ／Ｔ≧０．０１８９×ｌｎ（Ｔ）＋０．０７０７
の関係を満たす。
この構成では、積層セラミック電子部品の小型化に伴い外部電極の厚みが薄くなったとしても、積層部の稜部を被覆する外部電極において一定の厚みが確保される。これにより、積層部の内部にめっき液や水分が侵入することが抑制され、信頼性の低下を抑制することが可能となる。
上記積層部は、第１の方向を向いた端面と、上記第１の方向に直交する第２の方向を向いた側面と、上記端面と上記側面とを接続する稜部と、積層された複数のセラミック層と、上記複数のセラミック層の間に配置され、上記端面に引き出された内部電極と、を有する。
上記外部電極は、上記端面側から上記積層部を覆う。
上記積層セラミック電子部品は、上記側面上の上記稜部に隣接する位置における上記外部電極の上記第２の方向の厚みをＡとし、上記端面上の上記稜部に隣接する位置における上記外部電極の上記第１の方向の厚みをＢとし、上記積層セラミック電子部品の上記第１の方向の寸法をＬとし、上記積層セラミック電子部品の上記第２の方向の寸法をＴとしたときに、
Ａ／Ｌ≧０．０１４２×ｌｎ（Ｌ）＋０．０２５６
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Ｂ／Ｔ≧０．０１８９×ｌｎ（Ｔ）＋０．０７０７
の関係を満たす。
この構成では、積層セラミック電子部品の小型化に伴い外部電極の厚みが薄くなったとしても、積層部の稜部を被覆する外部電極において一定の厚みが確保される。これにより、積層部の内部にめっき液や水分が侵入することが抑制され、信頼性の低下を抑制することが可能となる。
上記Ｌが０．３ｍｍ以下であってもよい。
上記Ｔが０．２ｍｍ以下であってもよい。
小型化に伴い外部電極の厚みが薄くなったとしても、信頼性が確保される積層セラミック電子部品を提供することにある。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の構成］
図１は、本発明の一形態に係る積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＱ−Ｑ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＲ−Ｒ'線に沿った断面図である。
図１は、本発明の一形態に係る積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＱ−Ｑ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＲ−Ｒ'線に沿った断面図である。
積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５とを具備する。外部電極１４，１５は、素体１１の端面１１ｃ（Ｘ軸方向両端面）にそれぞれ設けられている。
素体１１は、典型的には、Ｚ軸方向を向いた側面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、を有する。素体１１の側面１１ａ，１１ｂと、端面１１ｃを接続する稜部１１ｄは面取りされている。なお、素体１１の形状はこのような形状に限定されない。例えば、素体１１の側面１１ａ，１１ｂ及び端面１１ｃは曲面であってもよく、素体１１は全体として丸みを帯びた形状であってもよい。
素体１１は、複数の第１内部電極１２と、複数の第２内部電極１３と、複数のセラミック層１６とを有する。複数の第１及び第２内部電極１２，１３は、相互に対を成し交互に積層され、セラミック層１６の間に配置されている。
複数の第１内部電極１２は第１外部電極１４に接続され、複数の第２内部電極１３は第２外部電極１５に接続されている。このような構成により、積層セラミックコンデンサ１０では、外部電極１４，１５に電圧が印加されると、内部電極１２，１３間のセラミック層１６に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
第１及び第２内部電極１２，１３は、それぞれ導電性材料からなり、積層セラミックコンデンサ１０の内部電極として機能する。この導電性材料としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料が用いられる。
セラミック層１６は、セラミックスによって形成されている。素体１１では、第１内部電極１２と第２内部電極１３との間の各セラミック層の容量を大きくするため、セラミック層１６を構成する材料として高誘電率の材料が用いられる。セラミック層１６を構成する材料としては、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体を用いることができる。
また、セラミック層１６を構成する材料は、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（ＰＣＺＴ）系、ジルコン酸バリウム（ＢａＺｒＯ３）系又は酸化チタン（ＴｉＯ２）系材料等の多結晶体であってもよい。なお、セラミック層１６は、例えば、希土類元素、あるいはケイ素（Ｓｉ）やその酸化物等を含んでいてもよい。
第１及び第２外部電極１４，１５は、素体１１を端面１１ｃ側から覆い、端面１１ｃから側面１１ａ，１１ｂに延出している。これにより、第１及び第２外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ軸に平行な断面の形状がＵ字状となっている。
また、本実施形態に係る外部電極１４，１５は、Ｘ軸方向、Ｙ軸方向及びＺ軸方向における厚みが一定ではない。外部電極１４，１５の厚みは稜部１１ｄを被覆する箇所において最も薄くなっている（後述の図４及び図５参照）。
しかしながら、外部電極１４，１５は稜部１１ｄを被覆する箇所においても一定の厚みが確保されている。これにより、素体１１の稜部１１ｄにおいて、外部電極１４，１５に不連続な部分（孔等）が形成されることにより、素体１１が露出することが発生しにくい。従って、積層セラミックコンデンサ１０では、素体１１と外部電極１４，１５との間に水分等が入り込むことが抑制されるため、信頼性が確保される。
また、本実施形態に係る外部電極１４，１５は、Ｘ軸方向、Ｙ軸方向及びＺ軸方向における厚みが一定ではない。外部電極１４，１５の厚みは稜部１１ｄを被覆する箇所において最も薄くなっている（後述の図４及び図５参照）。
しかしながら、外部電極１４，１５は稜部１１ｄを被覆する箇所においても一定の厚みが確保されている。これにより、素体１１の稜部１１ｄにおいて、外部電極１４，１５に不連続な部分（孔等）が形成されることにより、素体１１が露出することが発生しにくい。従って、積層セラミックコンデンサ１０では、素体１１と外部電極１４，１５との間に水分等が入り込むことが抑制されるため、信頼性が確保される。
本実施形態に係る積層セラミックコンデンサ１０は、素体１１と、第１及び第２外部電極１４，１５を備えていればよく、その他の構成について適宜変更可能である。例えば、第１及び第２内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
また、図２では、第１及び第２内部電極１２，１３の対向状態を見やすくするために、第１及び第２内部電極１２，１３の枚数をそれぞれ４枚に留めている。しかし、実際には、積層セラミックコンデンサ１０の容量を確保するために、より多くの第１及び第２内部電極１２，１３が設けられている。
また、図２では、第１及び第２内部電極１２，１３の対向状態を見やすくするために、第１及び第２内部電極１２，１３の枚数をそれぞれ４枚に留めている。しかし、実際には、積層セラミックコンデンサ１０の容量を確保するために、より多くの第１及び第２内部電極１２，１３が設けられている。
図４は図２に示した領域Ｅ１を拡大して示す模式図であり、図５は図３に示した領域Ｅ２を拡大して示す模式図である。図４及び図５は、素体１１の稜部１１ｄを拡大して示す図である。図２〜図５には、積層セラミックコンデンサ１０の各寸法が示されている。なお、図４及び図５には第２外部電極１５のみが示されているが、第１外部電極１４も第２外部電極１５と同様の構成を有する。このため、以下では、第２外部電極１５に加えて第１外部電極１４についての符号も示しながら説明する。
具体的に、Ａは、素体１１の側面１１ａ，１１ｂ上の稜部１１ｄに隣接する位置における外部電極１４，１５のＺ軸方向及びＹ軸方向の厚みである。
つまり、図４に示す積層セラミックコンデンサ１０のＸ−Ｚ平面に平行な断面において、厚みＡは、側面１１ａと稜部１１ｄとの接続部Ｐ１と、外部電極１４，１５のＺ軸方向を向いた側面１４ａ，１５ａとのＺ軸方向の距離として規定される。
また、図５に示す積層セラミックコンデンサ１０のＸ−Ｙ平面に平行な断面において、厚みＡは、側面１１ｂと稜部１１ｄとの接続部Ｐ３と、外部電極１４，１５のＹ軸方向を向いた側面１４ｂ，１５ｂとのＹ軸方向の距離として規定される。
つまり、図４に示す積層セラミックコンデンサ１０のＸ−Ｚ平面に平行な断面において、厚みＡは、側面１１ａと稜部１１ｄとの接続部Ｐ１と、外部電極１４，１５のＺ軸方向を向いた側面１４ａ，１５ａとのＺ軸方向の距離として規定される。
また、図５に示す積層セラミックコンデンサ１０のＸ−Ｙ平面に平行な断面において、厚みＡは、側面１１ｂと稜部１１ｄとの接続部Ｐ３と、外部電極１４，１５のＹ軸方向を向いた側面１４ｂ，１５ｂとのＹ軸方向の距離として規定される。
また、Ｂは、素体１１の端面１１ｃ上の稜部１１ｄに隣接する位置における外部電極１４，１５のＸ軸方向の厚みである。
つまり、厚みＢは、端面１１ｃと稜部１１ｄとの接続部Ｐ２と、外部電極１４，１５のＸ軸方向を向いた端面１４ｃ，１５ｃとのＸ軸方向の距離として規定される。
つまり、厚みＢは、端面１１ｃと稜部１１ｄとの接続部Ｐ２と、外部電極１４，１５のＸ軸方向を向いた端面１４ｃ，１５ｃとのＸ軸方向の距離として規定される。
更に、Ｔは、外部電極１４，１５を含む、積層セラミックコンデンサ１０のＺ軸方向及びＹ軸方向の寸法である。
つまり、図４に示す積層セラミックコンデンサ１０のＸ−Ｚ平面に平行な断面において、寸法Ｔは積層セラミックコンデンサ１０のＺ軸方向の寸法である。
また、図５に示す積層セラミックコンデンサ１０のＸ−Ｙ平面に平行な断面において、寸法Ｔは積層セラミックコンデンサ１０のＹ軸方向である。
つまり、図４に示す積層セラミックコンデンサ１０のＸ−Ｚ平面に平行な断面において、寸法Ｔは積層セラミックコンデンサ１０のＺ軸方向の寸法である。
また、図５に示す積層セラミックコンデンサ１０のＸ−Ｙ平面に平行な断面において、寸法Ｔは積層セラミックコンデンサ１０のＹ軸方向である。
加えて、Ｌは、外部電極１４，１５を含む、積層セラミックコンデンサ１０のＸ軸方向（長手方向）の寸法である。
本実施形態の構成は、寸法Ｌが０．３ｍｍ以下であり、寸法Ｔが０．２ｍｍ以下である場合に特に有効である。しかし、寸法Ｌ，Ｔはこれに限定されず、数百μｍ程度であってもよい。また、厚みＡ，Ｂも数μｍ程度とすることができる。
［積層セラミックコンデンサ１０の信頼性評価］
図６〜図９は、積層セラミックコンデンサ１０に係る外部電極１４，１５の厚みＡ，Ｂと、寸法Ｌ，Ｔの関係を示すグラフである。本願発明者は多数の積層セラミックコンデンサ１０について、温度８５℃、湿度８５％、１０Ｖの電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各積層セラミックコンデンサ１０について電気抵抗値を測定し、電気抵抗値が１０ＭΩ未満のサンプルを故障と判断することで積層セラミックコンデンサ１０の信頼性を評価した。
図６〜図９は、積層セラミックコンデンサ１０に係る外部電極１４，１５の厚みＡ，Ｂと、寸法Ｌ，Ｔの関係を示すグラフである。本願発明者は多数の積層セラミックコンデンサ１０について、温度８５℃、湿度８５％、１０Ｖの電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各積層セラミックコンデンサ１０について電気抵抗値を測定し、電気抵抗値が１０ＭΩ未満のサンプルを故障と判断することで積層セラミックコンデンサ１０の信頼性を評価した。
次に、故障と判断されなかった積層セラミックコンデンサ１０と、故障と判断された積層セラミックコンデンサ１０の厚みＡと寸法Ｌを測定し、Ａ／Ｌ（寸法Ｌに対する厚みＡの割合）を算出した。そして、故障と判断されなかった積層セラミックコンデンサ１０と、故障と判断された積層セラミックコンデンサ１０の寸法ＬとＡ／Ｌについて、図６で示す横軸が寸法Ｌであり、縦軸がＡ／Ｌであるグラフにプロットとした。
その結果、故障と判断されなかった積層セラミックコンデンサ１０に対応するプロットが図６で示す領域Ｄ１に収まり、故障と判断された積層セラミックコンデンサ１０に対応するプロットが領域Ｄ２に収まることが確認された。
このことから、本願発明者は、積層セラミックコンデンサ１０の寸法ＬとＡ／Ｌとの関係において、積層セラミックコンデンサ１０の信頼性が確保されるか否かの境目（領域Ｄ１と領域Ｄ２との境界）となる以下の式（１）を算出した。
Ａ／Ｌ＝０．０１４２×ｌｎ（Ｌ）＋０．０２５６・・・（１）
Ａ／Ｌ＝０．０１４２×ｌｎ（Ｌ）＋０．０２５６・・・（１）
本実施形態では、上述のとおり、故障しなかった積層セラミックコンデンサ１０に対応するプロットが領域Ｄ１内に収まることから、Ａ／Ｌは以下の式（２）を満足していることが好ましい。
Ａ／Ｌ≧０．０１４２×ｌｎ（Ｌ）＋０．０２５６・・・（２）
Ａ／Ｌ≧０．０１４２×ｌｎ（Ｌ）＋０．０２５６・・・（２）
続いて、本願発明者は、式（１）を算出した方法と同様の方法で、寸法ＴとＡ／Ｔ（寸法Ｔに対する厚みＡの割合）、寸法ＬとＢ／Ｌ（寸法Ｌに対する厚みＢの割合）、寸法ＴとＢ／Ｔ（寸法Ｔに対する厚みＢの割合）の関係において、積層セラミックコンデンサ１０の信頼性が確保されるか否かの境目となる以下の式（３）〜（５）を算出した。
Ａ／Ｔ＝０．０２７４×ｌｎ（Ｔ）＋０．０７１９・・・（３）
Ｂ／Ｌ＝０．０１０３×ｌｎ（Ｌ）＋０．０２８１・・・（４）
Ｂ／Ｔ＝０．０１８９×ｌｎ（Ｔ）＋０．０７０７・・・（５）
Ａ／Ｔ＝０．０２７４×ｌｎ（Ｔ）＋０．０７１９・・・（３）
Ｂ／Ｌ＝０．０１０３×ｌｎ（Ｌ）＋０．０２８１・・・（４）
Ｂ／Ｔ＝０．０１８９×ｌｎ（Ｔ）＋０．０７０７・・・（５）
本実施形態では、故障が確認されなかった積層セラミックコンデンサ１０に対応するプロットが図７〜図９で示す領域Ｄ３，Ｄ５，Ｄ７内に収まり、故障が確認された積層セラミックコンデンサ１０に対応するプロットが領域Ｄ４，Ｄ６，Ｄ８に収まることが確認された。これにより、Ａ／Ｔと、Ｂ／Ｌと、Ｂ／Ｔは、それぞれ、以下の式（６）〜（８）を満足していることが好ましい。
Ａ／Ｔ≧０．０２７４×ｌｎ（Ｔ）＋０．０７１９・・・（６）
Ｂ／Ｌ≧０．０１０３×ｌｎ（Ｌ）＋０．０２８１・・・（７）
Ｂ／Ｔ≧０．０１８９×ｌｎ（Ｔ）＋０．０７０７・・・（８）
Ａ／Ｔ≧０．０２７４×ｌｎ（Ｔ）＋０．０７１９・・・（６）
Ｂ／Ｌ≧０．０１０３×ｌｎ（Ｌ）＋０．０２８１・・・（７）
Ｂ／Ｔ≧０．０１８９×ｌｎ（Ｔ）＋０．０７０７・・・（８）
積層セラミックコンデンサ１０は、Ａ／Ｌと、Ａ／Ｔと、Ｂ／Ｌと、Ｂ／Ｔが、それぞれ、式（２）、式（６）、式（７）、式（８）を満たすことにより、小型化に伴い外部電極１４，１５の厚みが薄くなったとしても、外部電極１４，１５における素体１１の稜部１１ｄを被覆する部分において一定の厚みが確保される。これにより、素体１１の内部に水分等が侵入しにくくなるため、信頼性の低下が抑制される。
このように、積層セラミックコンデンサ１０は、実験的に、図６〜図９で示す領域Ｄ１，Ｄ３，Ｄ５，Ｄ７にプロットされるものについて信頼性が確保されることが確認されている。
［積層セラミックコンデンサ１０の製造方法］
図１０は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。以下、積層セラミックコンデンサ１０の製造方法について、図１０に沿って説明する。
図１０は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。以下、積層セラミックコンデンサ１０の製造方法について、図１０に沿って説明する。
（ステップＳ０１：素体準備工程）
先ず、素体１１を形成するためのセラミックシートを準備する。セラミックシートは、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
先ず、素体１１を形成するためのセラミックシートを準備する。セラミックシートは、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
次に、セラミックシートに、例えばスクリーン印刷法やグラビア印刷法などによって、導電性ペーストを印刷することにより、積層セラミックコンデンサ１０の内部電極１２，１３となる未焼成の内部電極を形成する。
続いて、未焼成の内部電極が形成されたセラミックシートを積層することにより、積層シートが得られる。次いで、積層シートを回転刃や押し切り刃などによって切断することにより、積層セラミックコンデンサ１０の素体１１となる未焼成の素体を作製する。
次いで、未焼成の素体を焼成して焼結させることにより、積層セラミックコンデンサ１０の素体１１を作製する。つまり、この焼成工程により、未焼成の素体が素体１１になる。
未焼成の素体の焼成温度は、セラミックスの焼結温度に基づいて決定することができる。例えば、セラミックスとしてチタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、未焼成の素体の焼成温度は１０００〜１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
（ステップＳ０２：下地膜形成工程）
ステップＳ０２では、ステップＳ０１で得られた素体１１の両端面１１ｃに外部電極１４，１５の下地膜を形成する。具体的には、まず、素体１１の両端面１１ｃを覆うように未焼成の電極材料を塗布する。
ステップＳ０２では、ステップＳ０１で得られた素体１１の両端面１１ｃに外部電極１４，１５の下地膜を形成する。具体的には、まず、素体１１の両端面１１ｃを覆うように未焼成の電極材料を塗布する。
続いて、素体１１を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼結させ、素体１１に下地膜を形成する。
本実施形態では、素体１１に電極材料をディップ法で塗布する場合に、電極材料中に素体１１を浸漬し、浸漬された後、電極材料から素体１１が引き離される速さ（ブロット速度）が調整されることにより、下地膜の厚みが一定以上となるように調整される。
具体的には、積層セラミックコンデンサ１０のＡ／Ｌと、Ａ／Ｔと、Ｂ／Ｌと、Ｂ／Ｔが、それぞれ、式（２）、式（６）、式（７）、式（８）を満たすように、下地膜の厚みが調整される。これにより、小型化に伴い外部電極１４，１５の厚みを薄くする場合においても、焼結後に下地膜に隙間が形成されることが抑制される。
なお、ステップＳ０２は、未焼成の素体が作製された後に行われてもよい。具体的には、未焼成の素体の両端面に未焼成の電極材料を塗布し、未焼成の素体を焼結させると同時に、未焼成の電極材料を焼き付けて第１及び第２外部電極１４，１５の下地膜を形成してもよい。
（ステップＳ０３：メッキ処理工程）
ステップＳ０３では、素体１１に焼き付けられた下地膜の上に、外部電極１４，１５の中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第１及び第２外部電極１４，１５を形成する。
ステップＳ０３では、素体１１に焼き付けられた下地膜の上に、外部電極１４，１５の中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第１及び第２外部電極１４，１５を形成する。
ステップＳ０３では、先のステップＳ０２において、下地膜に隙間が形成されることが抑制されているため、この隙間からメッキ液が入り込むことが抑制される。従って、メッキ処理後の積層セラミックコンデンサ１０の信頼性の低下が抑制される。
以下、本発明の実施例について説明する。
［積層セラミックコンデンサ１０の製造］
実施例１〜３及び比較例１，２に係る積層セラミックコンデンサ１０のサンプルを、上記の製造方法にしたがって、それぞれ４００個ずつ作製した。実施例１〜３及び比較例１，２に係る各サンプルの製造方法では、下地膜形成工程におけるブロット速度がそれぞれ異なり、これ以外について共通である。
実施例１〜３及び比較例１，２に係る積層セラミックコンデンサ１０のサンプルを、上記の製造方法にしたがって、それぞれ４００個ずつ作製した。実施例１〜３及び比較例１，２に係る各サンプルの製造方法では、下地膜形成工程におけるブロット速度がそれぞれ異なり、これ以外について共通である。
（実施例１）
実施例１に係るサンプルは、寸法Ｌが約０．２ｍｍ、寸法Ｔが約０．１ｍｍとなるように作製した。
実施例１に係るサンプルは、寸法Ｌが約０．２ｍｍ、寸法Ｔが約０．１ｍｍとなるように作製した。
（実施例２）
実施例２に係るサンプルでは、ブロット速度を実施例１より５％遅くした。
実施例２に係るサンプルでは、ブロット速度を実施例１より５％遅くした。
（実施例３）
実施例３に係るサンプルでは、ブロット速度を実施例１より１０％遅くした。
実施例３に係るサンプルでは、ブロット速度を実施例１より１０％遅くした。
（比較例１）
比較例１に係るサンプルでは、ブロット速度を実施例１より１０％速くした。
比較例１に係るサンプルでは、ブロット速度を実施例１より１０％速くした。
（比較例２）
比較例２に係るサンプルでは、ブロット速度を実施例１より５％速くした。
比較例２に係るサンプルでは、ブロット速度を実施例１より５％速くした。
実施例１〜３及び比較例１，２に係るサンプルでは、ブロット速度が異なるため、外部電極１４，１５の厚みＡ，Ｂ（図４及び図５参照）が異なっており、これによりサンプルの寸法Ｌ，Ｔ（図２及び図３参照）も異なっている。表１は、実施例１〜３及び比較例１，２に係るサンプルについて外部電極１４，１５の厚みＡ，Ｂ及びサンプルの寸法Ｌ，Ｔをまとめた表である。表１では、厚みＡ，厚みＢ，寸法Ｌ，寸法Ｔが、実施例１〜３及び比較例１，２について全サンプルの平均値として示されている。
［積層セラミックコンデンサ１０の評価］
実施例１〜３及び比較例１，２に係る積層セラミックコンデンサ１０のサンプルについて吸湿性の評価を行った。
実施例１〜３及び比較例１，２に係る積層セラミックコンデンサ１０のサンプルについて吸湿性の評価を行った。
具体的には、実施例１〜３及び比較例１，２について４００個のサンプルを、温度８５℃、湿度８５％、１０Ｖの電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各サンプルについて電気抵抗値を測定し、電気抵抗値が１０ＭΩ未満のサンプルを故障と判断した。表２は、各サンプルについて、式（１）、式（３）、式（４）、式（５）の右辺及び左辺、並びに故障数をまとめた表である。
表２を参照すると、比較例１〜２に係るサンプルでは、故障しているサンプルが確認された。比較例１〜２に係るサンプルは、式（１）、式（３）、式（４）、式（５）の左辺に基づく値が、それぞれ、式（１）、式（３）、式（４）、式（５）の右辺に基づく値より小さい。
一方、実施例１〜３に係るサンプルでは、故障しているサンプルは確認されなかった。実施例１〜３に係るサンプルは、式（１）、式（３）、式（４）、式（５）の左辺に基づく値が、それぞれ、式（１）、式（３）、式（４）、式（５）の右辺に基づく値より大きい。
これらのことから、積層セラミックコンデンサ１０は、Ａ／Ｌと、Ａ／Ｔと、Ｂ／Ｌと、Ｂ／Ｔが、それぞれ、式（２）、式（６）、式（７）、式（８）を満たすことにより、良好な耐湿性が得られることが実験的に確認された。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、上記実施形態では、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、相互に対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、積層インダクタ、圧電素子などが挙げられる。
１０…積層セラミックコンデンサ
１１…素体
１１ａ，１１ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ…側面
１１ｃ，１４ｃ，１５ｃ…端面
１１ｄ…稜部
１２…第１内部電極
１３…第２内部電極
１４…第１外部電極
１５…第２外部電極
１６…セラミック層
１１…素体
１１ａ，１１ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ…側面
１１ｃ，１４ｃ，１５ｃ…端面
１１ｄ…稜部
１２…第１内部電極
１３…第２内部電極
１４…第１外部電極
１５…第２外部電極
１６…セラミック層
Claims (3)
- 第１の方向を向いた端面と、前記第１の方向に直交する第２の方向を向いた側面と、前記端面と前記側面とを接続する稜部と、積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記端面に引き出された内部電極と、を有する積層部と、
前記端面側から前記積層部を覆う外部電極と、
を具備する積層セラミック電子部品であって、
前記側面上の前記稜部に隣接する位置における前記外部電極の前記第２の方向の厚みをＡとし、前記端面上の前記稜部に隣接する位置における前記外部電極の前記第１の方向の厚みをＢとし、前記積層セラミック電子部品の前記第１の方向の寸法をＬとし、前記積層セラミック電子部品の前記第２の方向の寸法をＴとしたときに、
Ａ／Ｌ≧０．０１４２×ｌｎ（Ｌ）＋０．０２５６
Ａ／Ｔ≧０．０２７４×ｌｎ（Ｔ）＋０．０７１９
Ｂ／Ｌ≧０．０１０３×ｌｎ（Ｌ）＋０．０２８１
Ｂ／Ｔ≧０．０１８９×ｌｎ（Ｔ）＋０．０７０７
の関係を満たし、
前記Ｌが０．２ｍｍ以上０．８ｍｍ以下であり、
前記Ｔが０．１ｍｍ以上０．４ｍｍ以下である
積層セラミック電子部品。 - 請求項１に記載の積層セラミック電子部品であって、
前記Ｌが０．３ｍｍ以下である
積層セラミック電子部品。 - 請求項１又は２に記載の積層セラミック電子部品であって、
前記Ｔが０．２ｍｍ以下である
積層セラミック電子部品。
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