JP7056864B2 - セラミック電子部品 - Google Patents
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Description
本発明は、小型化可能な積層セラミック電子部品に関する。
近年、電子機器の小型化に伴い、電子機器に用いられる積層セラミックコンデンサを小型化する要求が高まっている。例えば、特許文献1には、小型化された電子機器に搭載可能な積層セラミックコンデンサが記載されている。
最近では、電子機器の更なる小型化に伴い、このような電子機器に用いられる積層セラミックコンデンサの更なる小型化が要求されている。積層セラミックコンデンサを更に小型化するためには、素体の縮小化と共に、外部電極の厚みを薄くする必要がある。
外部電極の厚みを薄くするためには、製造過程において、焼成前の素体の両端面に導電性ペーストを薄く形成することが有効である。しかし、導電性ペーストを薄くすると、焼結後に、導電性ペースト由来の下地膜に隙間が発生しやすくなる。このような隙間が発生すると、この隙間からメッキ液や水分等が入り込みやすくなるため、積層セラミックコンデンサの信頼性が低下するおそれがある。
以上のような事情に鑑み、本発明の目的は、小型化に伴い外部電極の厚みが薄くなったとしても、信頼性が確保される積層セラミック電子部品を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、積層部と、外部電極と、を具備する。
上記積層部は、第1の方向を向いた端面と、上記第1の方向に直交する第2の方向を向いた側面と、上記端面と上記側面とを接続する稜部と、積層された複数のセラミック層と、上記複数のセラミック層の間に配置され、上記端面に引き出された内部電極と、を有する。
上記外部電極は、上記端面側から上記積層部を覆う。
上記積層セラミック電子部品は、上記側面上の上記稜部に隣接する位置における上記外部電極の上記第2の方向の厚みをAとし、上記端面上の上記稜部に隣接する位置における上記外部電極の上記第1の方向の厚みをBとし、上記積層セラミック電子部品の上記第1の方向の寸法をLとし、上記積層セラミック電子部品の上記第2の方向の寸法をTとしたときに、
A/L≧0.0142×ln(L)+0.0256
A/T≧0.0274×ln(T)+0.0719
B/L≧0.0103×ln(L)+0.0281
B/T≧0.0189×ln(T)+0.0707
の関係を満たす。
この構成では、積層セラミック電子部品の小型化に伴い外部電極の厚みが薄くなったとしても、積層部の稜部を被覆する外部電極において一定の厚みが確保される。これにより、積層部の内部にめっき液や水分が侵入することが抑制され、信頼性の低下を抑制することが可能となる。
上記積層部は、第1の方向を向いた端面と、上記第1の方向に直交する第2の方向を向いた側面と、上記端面と上記側面とを接続する稜部と、積層された複数のセラミック層と、上記複数のセラミック層の間に配置され、上記端面に引き出された内部電極と、を有する。
上記外部電極は、上記端面側から上記積層部を覆う。
上記積層セラミック電子部品は、上記側面上の上記稜部に隣接する位置における上記外部電極の上記第2の方向の厚みをAとし、上記端面上の上記稜部に隣接する位置における上記外部電極の上記第1の方向の厚みをBとし、上記積層セラミック電子部品の上記第1の方向の寸法をLとし、上記積層セラミック電子部品の上記第2の方向の寸法をTとしたときに、
A/L≧0.0142×ln(L)+0.0256
A/T≧0.0274×ln(T)+0.0719
B/L≧0.0103×ln(L)+0.0281
B/T≧0.0189×ln(T)+0.0707
の関係を満たす。
この構成では、積層セラミック電子部品の小型化に伴い外部電極の厚みが薄くなったとしても、積層部の稜部を被覆する外部電極において一定の厚みが確保される。これにより、積層部の内部にめっき液や水分が侵入することが抑制され、信頼性の低下を抑制することが可能となる。
上記Lが0.3mm以下であってもよい。
上記Tが0.2mm以下であってもよい。
小型化に伴い外部電極の厚みが薄くなったとしても、信頼性が確保される積層セラミック電子部品を提供することにある。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
[積層セラミックコンデンサ10の構成]
図1は、本発明の一形態に係る積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のQ-Q'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のR-R'線に沿った断面図である。
図1は、本発明の一形態に係る積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のQ-Q'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のR-R'線に沿った断面図である。
積層セラミックコンデンサ10は、素体11と、第1外部電極14と、第2外部電極15とを具備する。外部電極14,15は、素体11の端面11c(X軸方向両端面)にそれぞれ設けられている。
素体11は、典型的には、Z軸方向を向いた側面11aと、Y軸方向を向いた2つの側面11bと、を有する。素体11の側面11a,11bと、端面11cを接続する稜部11dは面取りされている。なお、素体11の形状はこのような形状に限定されない。例えば、素体11の側面11a,11b及び端面11cは曲面であってもよく、素体11は全体として丸みを帯びた形状であってもよい。
素体11は、複数の第1内部電極12と、複数の第2内部電極13と、複数のセラミック層16とを有する。複数の第1及び第2内部電極12,13は、相互に対を成し交互に積層され、セラミック層16の間に配置されている。
複数の第1内部電極12は第1外部電極14に接続され、複数の第2内部電極13は第2外部電極15に接続されている。このような構成により、積層セラミックコンデンサ10では、外部電極14,15に電圧が印加されると、内部電極12,13間のセラミック層16に電圧が加わる。これにより、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間の電圧に応じた電荷が蓄えられる。
第1及び第2内部電極12,13は、それぞれ導電性材料からなり、積層セラミックコンデンサ10の内部電極として機能する。この導電性材料としては、例えばニッケル(Ni)、銅(Cu)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)、又はこれらの合金を含む金属材料が用いられる。
セラミック層16は、セラミックスによって形成されている。素体11では、第1内部電極12と第2内部電極13との間の各セラミック層の容量を大きくするため、セラミック層16を構成する材料として高誘電率の材料が用いられる。セラミック層16を構成する材料としては、例えば、チタン酸バリウム(BaTiO3)系材料の多結晶体、つまりバリウム(Ba)及びチタン(Ti)を含むペロブスカイト構造の多結晶体を用いることができる。
また、セラミック層16を構成する材料は、チタン酸ストロンチウム(SrTiO3)系、チタン酸カルシウム(CaTiO3)系、チタン酸マグネシウム(MgTiO3)系、ジルコン酸カルシウム(CaZrO3)系、チタン酸ジルコン酸カルシウム(PCZT)系、ジルコン酸バリウム(BaZrO3)系又は酸化チタン(TiO2)系材料等の多結晶体であってもよい。なお、セラミック層16は、例えば、希土類元素、あるいはケイ素(Si)やその酸化物等を含んでいてもよい。
第1及び第2外部電極14,15は、素体11を端面11c側から覆い、端面11cから側面11a,11bに延出している。これにより、第1及び第2外部電極14,15のいずれにおいても、X-Z平面に平行な断面及びX-Y軸に平行な断面の形状がU字状となっている。
また、本実施形態に係る外部電極14,15は、X軸方向、Y軸方向及びZ軸方向における厚みが一定ではない。外部電極14,15の厚みは稜部11dを被覆する箇所において最も薄くなっている(後述の図4及び図5参照)。
しかしながら、外部電極14,15は稜部11dを被覆する箇所においても一定の厚みが確保されている。これにより、素体11の稜部11dにおいて、外部電極14,15に不連続な部分(孔等)が形成されることにより、素体11が露出することが発生しにくい。従って、積層セラミックコンデンサ10では、素体11と外部電極14,15との間に水分等が入り込むことが抑制されるため、信頼性が確保される。
また、本実施形態に係る外部電極14,15は、X軸方向、Y軸方向及びZ軸方向における厚みが一定ではない。外部電極14,15の厚みは稜部11dを被覆する箇所において最も薄くなっている(後述の図4及び図5参照)。
しかしながら、外部電極14,15は稜部11dを被覆する箇所においても一定の厚みが確保されている。これにより、素体11の稜部11dにおいて、外部電極14,15に不連続な部分(孔等)が形成されることにより、素体11が露出することが発生しにくい。従って、積層セラミックコンデンサ10では、素体11と外部電極14,15との間に水分等が入り込むことが抑制されるため、信頼性が確保される。
本実施形態に係る積層セラミックコンデンサ10は、素体11と、第1及び第2外部電極14,15を備えていればよく、その他の構成について適宜変更可能である。例えば、第1及び第2内部電極12,13の枚数は、積層セラミックコンデンサ10に求められるサイズや性能に応じて、適宜決定可能である。
また、図2では、第1及び第2内部電極12,13の対向状態を見やすくするために、第1及び第2内部電極12,13の枚数をそれぞれ4枚に留めている。しかし、実際には、積層セラミックコンデンサ10の容量を確保するために、より多くの第1及び第2内部電極12,13が設けられている。
また、図2では、第1及び第2内部電極12,13の対向状態を見やすくするために、第1及び第2内部電極12,13の枚数をそれぞれ4枚に留めている。しかし、実際には、積層セラミックコンデンサ10の容量を確保するために、より多くの第1及び第2内部電極12,13が設けられている。
図4は図2に示した領域E1を拡大して示す模式図であり、図5は図3に示した領域E2を拡大して示す模式図である。図4及び図5は、素体11の稜部11dを拡大して示す図である。図2~図5には、積層セラミックコンデンサ10の各寸法が示されている。なお、図4及び図5には第2外部電極15のみが示されているが、第1外部電極14も第2外部電極15と同様の構成を有する。このため、以下では、第2外部電極15に加えて第1外部電極14についての符号も示しながら説明する。
具体的に、Aは、素体11の側面11a,11b上の稜部11dに隣接する位置における外部電極14,15のZ軸方向及びY軸方向の厚みである。
つまり、図4に示す積層セラミックコンデンサ10のX-Z平面に平行な断面において、厚みAは、側面11aと稜部11dとの接続部P1と、外部電極14,15のZ軸方向を向いた側面14a,15aとのZ軸方向の距離として規定される。
また、図5に示す積層セラミックコンデンサ10のX-Y平面に平行な断面において、厚みAは、側面11bと稜部11dとの接続部P3と、外部電極14,15のY軸方向を向いた側面14b,15bとのY軸方向の距離として規定される。
つまり、図4に示す積層セラミックコンデンサ10のX-Z平面に平行な断面において、厚みAは、側面11aと稜部11dとの接続部P1と、外部電極14,15のZ軸方向を向いた側面14a,15aとのZ軸方向の距離として規定される。
また、図5に示す積層セラミックコンデンサ10のX-Y平面に平行な断面において、厚みAは、側面11bと稜部11dとの接続部P3と、外部電極14,15のY軸方向を向いた側面14b,15bとのY軸方向の距離として規定される。
また、Bは、素体11の端面11c上の稜部11dに隣接する位置における外部電極14,15のX軸方向の厚みである。
つまり、厚みBは、端面11cと稜部11dとの接続部P2と、外部電極14,15のX軸方向を向いた端面14c,15cとのX軸方向の距離として規定される。
つまり、厚みBは、端面11cと稜部11dとの接続部P2と、外部電極14,15のX軸方向を向いた端面14c,15cとのX軸方向の距離として規定される。
更に、Tは、外部電極14,15を含む、積層セラミックコンデンサ10のZ軸方向及びY軸方向の寸法である。
つまり、図4に示す積層セラミックコンデンサ10のX-Z平面に平行な断面において、寸法Tは積層セラミックコンデンサ10のZ軸方向の寸法である。
また、図5に示す積層セラミックコンデンサ10のX-Y平面に平行な断面において、寸法Tは積層セラミックコンデンサ10のY軸方向である。
つまり、図4に示す積層セラミックコンデンサ10のX-Z平面に平行な断面において、寸法Tは積層セラミックコンデンサ10のZ軸方向の寸法である。
また、図5に示す積層セラミックコンデンサ10のX-Y平面に平行な断面において、寸法Tは積層セラミックコンデンサ10のY軸方向である。
加えて、Lは、外部電極14,15を含む、積層セラミックコンデンサ10のX軸方向(長手方向)の寸法である。
本実施形態の構成は、寸法Lが0.3mm以下であり、寸法Tが0.2mm以下である場合に特に有効である。しかし、寸法L,Tはこれに限定されず、数百μm程度であってもよい。また、厚みA,Bも数μm程度とすることができる。
[積層セラミックコンデンサ10の信頼性評価]
図6~図9は、積層セラミックコンデンサ10に係る外部電極14,15の厚みA,Bと、寸法L,Tの関係を示すグラフである。本願発明者は多数の積層セラミックコンデンサ10について、温度85℃、湿度85%、10Vの電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各積層セラミックコンデンサ10について電気抵抗値を測定し、電気抵抗値が10MΩ未満のサンプルを故障と判断することで積層セラミックコンデンサ10の信頼性を評価した。
図6~図9は、積層セラミックコンデンサ10に係る外部電極14,15の厚みA,Bと、寸法L,Tの関係を示すグラフである。本願発明者は多数の積層セラミックコンデンサ10について、温度85℃、湿度85%、10Vの電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各積層セラミックコンデンサ10について電気抵抗値を測定し、電気抵抗値が10MΩ未満のサンプルを故障と判断することで積層セラミックコンデンサ10の信頼性を評価した。
次に、故障と判断されなかった積層セラミックコンデンサ10と、故障と判断された積層セラミックコンデンサ10の厚みAと寸法Lを測定し、A/L(寸法Lに対する厚みAの割合)を算出した。そして、故障と判断されなかった積層セラミックコンデンサ10と、故障と判断された積層セラミックコンデンサ10の寸法LとA/Lについて、図6で示す横軸が寸法Lであり、縦軸がA/Lであるグラフにプロットとした。
その結果、故障と判断されなかった積層セラミックコンデンサ10に対応するプロットが図6で示す領域D1に収まり、故障と判断された積層セラミックコンデンサ10に対応するプロットが領域D2に収まることが確認された。
このことから、本願発明者は、積層セラミックコンデンサ10の寸法LとA/Lとの関係において、積層セラミックコンデンサ10の信頼性が確保されるか否かの境目(領域D1と領域D2との境界)となる以下の式(1)を算出した。
A/L=0.0142×ln(L)+0.0256・・・(1)
A/L=0.0142×ln(L)+0.0256・・・(1)
本実施形態では、上述のとおり、故障しなかった積層セラミックコンデンサ10に対応するプロットが領域D1内に収まることから、A/Lは以下の式(2)を満足していることが好ましい。
A/L≧0.0142×ln(L)+0.0256・・・(2)
A/L≧0.0142×ln(L)+0.0256・・・(2)
続いて、本願発明者は、式(1)を算出した方法と同様の方法で、寸法TとA/T(寸法Tに対する厚みAの割合)、寸法LとB/L(寸法Lに対する厚みBの割合)、寸法TとB/T(寸法Tに対する厚みBの割合)の関係において、積層セラミックコンデンサ10の信頼性が確保されるか否かの境目となる以下の式(3)~(5)を算出した。
A/T=0.0274×ln(T)+0.0719・・・(3)
B/L=0.0103×ln(L)+0.0281・・・(4)
B/T=0.0189×ln(T)+0.0707・・・(5)
A/T=0.0274×ln(T)+0.0719・・・(3)
B/L=0.0103×ln(L)+0.0281・・・(4)
B/T=0.0189×ln(T)+0.0707・・・(5)
本実施形態では、故障が確認されなかった積層セラミックコンデンサ10に対応するプロットが図7~図9で示す領域D3,D5,D7内に収まり、故障が確認された積層セラミックコンデンサ10に対応するプロットが領域D4,D6,D8に収まることが確認された。これにより、A/Tと、B/Lと、B/Tは、それぞれ、以下の式(6)~(8)を満足していることが好ましい。
A/T≧0.0274×ln(T)+0.0719・・・(6)
B/L≧0.0103×ln(L)+0.0281・・・(7)
B/T≧0.0189×ln(T)+0.0707・・・(8)
A/T≧0.0274×ln(T)+0.0719・・・(6)
B/L≧0.0103×ln(L)+0.0281・・・(7)
B/T≧0.0189×ln(T)+0.0707・・・(8)
積層セラミックコンデンサ10は、A/Lと、A/Tと、B/Lと、B/Tが、それぞれ、式(2)、式(6)、式(7)、式(8)を満たすことにより、小型化に伴い外部電極14,15の厚みが薄くなったとしても、外部電極14,15における素体11の稜部11dを被覆する部分において一定の厚みが確保される。これにより、素体11の内部に水分等が侵入しにくくなるため、信頼性の低下が抑制される。
このように、積層セラミックコンデンサ10は、実験的に、図6~図9で示す領域D1,D3,D5,D7にプロットされるものについて信頼性が確保されることが確認されている。
[積層セラミックコンデンサ10の製造方法]
図10は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。以下、積層セラミックコンデンサ10の製造方法について、図10に沿って説明する。
図10は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。以下、積層セラミックコンデンサ10の製造方法について、図10に沿って説明する。
(ステップS01:素体準備工程)
先ず、素体11を形成するためのセラミックシートを準備する。セラミックシートは、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
先ず、素体11を形成するためのセラミックシートを準備する。セラミックシートは、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。
次に、セラミックシートに、例えばスクリーン印刷法やグラビア印刷法などによって、導電性ペーストを印刷することにより、積層セラミックコンデンサ10の内部電極12,13となる未焼成の内部電極を形成する。
続いて、未焼成の内部電極が形成されたセラミックシートを積層することにより、積層シートが得られる。次いで、積層シートを回転刃や押し切り刃などによって切断することにより、積層セラミックコンデンサ10の素体11となる未焼成の素体を作製する。
次いで、未焼成の素体を焼成して焼結させることにより、積層セラミックコンデンサ10の素体11を作製する。つまり、この焼成工程により、未焼成の素体が素体11になる。
未焼成の素体の焼成温度は、セラミックスの焼結温度に基づいて決定することができる。例えば、セラミックスとしてチタン酸バリウム(BaTiO3)系材料を用いる場合には、未焼成の素体の焼成温度は1000~1300℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
(ステップS02:下地膜形成工程)
ステップS02では、ステップS01で得られた素体11の両端面11cに外部電極14,15の下地膜を形成する。具体的には、まず、素体11の両端面11cを覆うように未焼成の電極材料を塗布する。
ステップS02では、ステップS01で得られた素体11の両端面11cに外部電極14,15の下地膜を形成する。具体的には、まず、素体11の両端面11cを覆うように未焼成の電極材料を塗布する。
続いて、素体11を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼結させ、素体11に下地膜を形成する。
本実施形態では、素体11に電極材料をディップ法で塗布する場合に、電極材料中に素体11を浸漬し、浸漬された後、電極材料から素体11が引き離される速さ(ブロット速度)が調整されることにより、下地膜の厚みが一定以上となるように調整される。
具体的には、積層セラミックコンデンサ10のA/Lと、A/Tと、B/Lと、B/Tが、それぞれ、式(2)、式(6)、式(7)、式(8)を満たすように、下地膜の厚みが調整される。これにより、小型化に伴い外部電極14,15の厚みを薄くする場合においても、焼結後に下地膜に隙間が形成されることが抑制される。
なお、ステップS02は、未焼成の素体が作製された後に行われてもよい。具体的には、未焼成の素体の両端面に未焼成の電極材料を塗布し、未焼成の素体を焼結させると同時に、未焼成の電極材料を焼き付けて第1及び第2外部電極14,15の下地膜を形成してもよい。
(ステップS03:メッキ処理工程)
ステップS03では、素体11に焼き付けられた下地膜の上に、外部電極14,15の中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第1及び第2外部電極14,15を形成する。
ステップS03では、素体11に焼き付けられた下地膜の上に、外部電極14,15の中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第1及び第2外部電極14,15を形成する。
ステップS03では、先のステップS02において、下地膜に隙間が形成されることが抑制されているため、この隙間からメッキ液が入り込むことが抑制される。従って、メッキ処理後の積層セラミックコンデンサ10の信頼性の低下が抑制される。
以下、本発明の実施例について説明する。
[積層セラミックコンデンサ10の製造]
実施例1~3及び比較例1,2に係る積層セラミックコンデンサ10のサンプルを、上記の製造方法にしたがって、それぞれ400個ずつ作製した。実施例1~3及び比較例1,2に係る各サンプルの製造方法では、下地膜形成工程におけるブロット速度がそれぞれ異なり、これ以外について共通である。
実施例1~3及び比較例1,2に係る積層セラミックコンデンサ10のサンプルを、上記の製造方法にしたがって、それぞれ400個ずつ作製した。実施例1~3及び比較例1,2に係る各サンプルの製造方法では、下地膜形成工程におけるブロット速度がそれぞれ異なり、これ以外について共通である。
(実施例1)
実施例1に係るサンプルは、寸法Lが約0.2mm、寸法Tが約0.1mmとなるように作製した。
実施例1に係るサンプルは、寸法Lが約0.2mm、寸法Tが約0.1mmとなるように作製した。
(実施例2)
実施例2に係るサンプルでは、ブロット速度を実施例1より5%遅くした。
実施例2に係るサンプルでは、ブロット速度を実施例1より5%遅くした。
(実施例3)
実施例3に係るサンプルでは、ブロット速度を実施例1より10%遅くした。
実施例3に係るサンプルでは、ブロット速度を実施例1より10%遅くした。
(比較例1)
比較例1に係るサンプルでは、ブロット速度を実施例1より10%速くした。
比較例1に係るサンプルでは、ブロット速度を実施例1より10%速くした。
(比較例2)
比較例2に係るサンプルでは、ブロット速度を実施例1より5%速くした。
比較例2に係るサンプルでは、ブロット速度を実施例1より5%速くした。
実施例1~3及び比較例1,2に係るサンプルでは、ブロット速度が異なるため、外部電極14,15の厚みA,B(図4及び図5参照)が異なっており、これによりサンプルの寸法L,T(図2及び図3参照)も異なっている。表1は、実施例1~3及び比較例1,2に係るサンプルについて外部電極14,15の厚みA,B及びサンプルの寸法L,Tをまとめた表である。表1では、厚みA,厚みB,寸法L,寸法Tが、実施例1~3及び比較例1,2について全サンプルの平均値として示されている。
[積層セラミックコンデンサ10の評価]
実施例1~3及び比較例1,2に係る積層セラミックコンデンサ10のサンプルについて吸湿性の評価を行った。
実施例1~3及び比較例1,2に係る積層セラミックコンデンサ10のサンプルについて吸湿性の評価を行った。
具体的には、実施例1~3及び比較例1,2について400個のサンプルを、温度85℃、湿度85%、10Vの電圧を印加した状態で保持する吸湿性試験を行った。そして、吸湿性試験後の各サンプルについて電気抵抗値を測定し、電気抵抗値が10MΩ未満のサンプルを故障と判断した。表2は、各サンプルについて、式(1)、式(3)、式(4)、式(5)の右辺及び左辺、並びに故障数をまとめた表である。
表2を参照すると、比較例1~2に係るサンプルでは、故障しているサンプルが確認された。比較例1~2に係るサンプルは、式(1)、式(3)、式(4)、式(5)の左辺に基づく値が、それぞれ、式(1)、式(3)、式(4)、式(5)の右辺に基づく値より小さい。
一方、実施例1~3に係るサンプルでは、故障しているサンプルは確認されなかった。実施例1~3に係るサンプルは、式(1)、式(3)、式(4)、式(5)の左辺に基づく値が、それぞれ、式(1)、式(3)、式(4)、式(5)の右辺に基づく値より大きい。
これらのことから、積層セラミックコンデンサ10は、A/Lと、A/Tと、B/Lと、B/Tが、それぞれ、式(2)、式(6)、式(7)、式(8)を満たすことにより、良好な耐湿性が得られることが実験的に確認された。
[その他の実施形態]
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、上記実施形態では、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、相互に対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、積層インダクタ、圧電素子などが挙げられる。
10…積層セラミックコンデンサ
11…素体
11a,11b,14a,14b,15a,15b…側面
11c,14c,15c…端面
11d…稜部
12…第1内部電極
13…第2内部電極
14…第1外部電極
15…第2外部電極
16…セラミック層
11…素体
11a,11b,14a,14b,15a,15b…側面
11c,14c,15c…端面
11d…稜部
12…第1内部電極
13…第2内部電極
14…第1外部電極
15…第2外部電極
16…セラミック層
Claims (13)
- 第1の方向を向いた端面と、前記第1の方向に直交する第2の方向を向いた側面と、前記端面と前記側面とを接続する稜部と、複数のセラミック層と、前記複数のセラミック層の間に配置され、前記端面に引き出された内部電極と、を有する積層部と、
前記端面と前記側面の一部とを覆う外部電極と、
を具備するセラミック電子部品であって、
前記側面上の前記稜部に隣接する位置における前記外部電極の前記第2の方向の厚みをAとし、前記端面上の前記稜部に隣接する位置における前記外部電極の前記第1の方向の厚みをBとし、前記セラミック電子部品の前記第1の方向の寸法をLとし、前記セラミック電子部品の前記第2の方向の寸法をTとしたときに、
A/L≧0.0142×ln(L)+0.0256
A/T≧0.0274×ln(T)+0.0719
B/L≧0.0103×ln(L)+0.0281
B/T≧0.0189×ln(T)+0.0707
の関係を満たし、
前記Lが0.2mm以上0.8mm以下であり、
前記Tが0.1mm以上0.4mm以下である
セラミック電子部品。 - 請求項1に記載のセラミック電子部品であって、
前記Lが0.3mm以下である
セラミック電子部品。 - 請求項1又は2に記載のセラミック電子部品であって、
前記Tが0.2mm以下である
セラミック電子部品。 - 請求項1から3のいずれか1項に記載のセラミック電子部品であって、
前記Aが前記Bよりも小さい
セラミック電子部品。 - 請求項1から4のいずれか1項に記載のセラミック電子部品であって、
前記Aが、0.014 mm以上0.022mm以下である
セラミック電子部品。 - 請求項1から5のいずれか1項に記載のセラミック電子部品であって、
前記Bが、0.032mm以上0.036mm以下である
セラミック電子部品。 - 請求項1から6のいずれか1項に記載のセラミック電子部品であって、
前記セラミック層を構成する材料は、ジルコン酸カルシウム(CaZrO3)系、チタン酸ジルコン酸カルシウム(PCZT)系、又はジルコン酸バリウム(BaZrO3)系である
セラミック電子部品。 - 請求項1から6のいずれか1項に記載のセラミック電子部品であって、
前記セラミック層を構成する材料は、バリウム(Ba)及びチタン(Ti)を含む
セラミック電子部品。 - 請求項1から8のいずれか1項に記載のセラミック電子部品であって、
前記内部電極を構成する材料は、ニッケル(Ni)を含む
セラミック電子部品。 - 請求項1から8のいずれか1項に記載のセラミック電子部品であって、
前記内部電極を構成する材料は、銅(Cu)を含む
セラミック電子部品。 - 請求項1から10のいずれか1項に記載のセラミック電子部品であって、
前記セラミック電子部品は積層セラミックコンデンサとして構成される
セラミック電子部品。 - 請求項1から10のいずれか1項に記載のセラミック電子部品であって、
前記セラミック電子部品は積層インダクタとして構成される
セラミック電子部品。 - 請求項1から10のいずれか1項に記載のセラミック電子部品であって、
前記セラミック電子部品は圧電素子として構成される
セラミック電子部品。
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010206135A (ja) | 2009-03-06 | 2010-09-16 | Tdk Corp | 電子部品の製造方法 |
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---|---|---|---|---|
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