KR101444615B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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김규리
장미정
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 두께-길이 단면에 있어서, 상기 세라믹 본체의 양 단면에 각각 형성되며 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 내부 머리부 및 상기 세라믹 본체의 양 주면에 형성된 제1 및 제2 내부 밴드를 포함하는 제1 및 제2 내부층; 및 상기 제1 제2 내부 머리부에 각각 형성된 제1 및 제2 외부 머리부 및 상기 제1 및 제2 내부 밴드에 형성되되 상기 제1 및 제2 내부 밴드가 상기 제1 및 제2 주면에 형성된 길이 보다 짧은 길이를 갖는 제1 및 제2 외부 밴드를 포함하는 제1 및 제2 외부층; 을 포함하며, 상기 제1 및 제2 외부층의 점도가 상기 제1 및 제2 내부층의 점도 보다 큰 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
특히, 길이 및 폭 사이즈에 비해 두께가 상대적으로 더 얇은 일명 로우 프로필(low profile) 또는 임베디드(embedded) 제품의 경우 고용량화를 위해 외부 전극 밴드의 두께 박층화가 요구된다.
그러나, 고용량화를 위해 외부 전극 밴드의 두께를 지나치게 감소시키면 도금 과정에서 도금액이 칩의 내부로 침투하여 내부 전극과 접촉하는 현상이 발생하여 제품의 신뢰성이 저하될 수 있다.
하기 특허문헌 1 및 2는 2중층 구조의 외부 전극을 갖는 적층 세라믹 커패시터를 개시하고 있으나, 외부 전극의 내부층 단부가 외부로 노출된 구조 및 외부 전극의 외부층이 내부층에 비해 고점도를 갖는 페이스트를 사용하여 형성된 사항은 개시하지 않는다.
한국공개특허 제2011-0133431호 일본공개특허 평9-205005호
당 기술 분야에서는, 적층 세라믹 커패시터에서 외부 전극 밴드의 두께를 얇게 하면서도, 도금 과정에서 도금액이 칩의 내부로 침투하여 내부 전극과 접촉하는 현상을 방지하여 제품의 신뢰성을 향상시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 두께-길이 단면에 있어서, 상기 세라믹 본체의 양 단면에 각각 형성되며 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 내부 머리부 및 상기 세라믹 본체의 양 주면에 형성된 제1 및 제2 내부 밴드를 포함하는 제1 및 제2 내부층; 및 상기 제1 제2 내부 머리부에 각각 형성된 제1 및 제2 외부 머리부 및 상기 제1 및 제2 내부 밴드에 형성되되 상기 제1 및 제2 내부 밴드가 상기 제1 및 제2 주면에 형성된 길이 보다 짧은 길이를 갖는 제1 및 제2 외부 밴드를 포함하는 제1 및 제2 외부층; 을 포함하며, 상지 제1 및 제2 외부층의 점도가 상기 제1 및 제2 내부층의 점도 보다 큰 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부층의 점도는 5,000 내지 30,000 cps일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부층의 점도는 7,500 내지 62,500 cps일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부층의 점도는 상기 제1 및 제2 내부층의 점도의 1.5 내지 2.5 배일 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 길이, 폭 및 두께가 각각 1.0 ㎜, 0.5 ㎜ 및 0.2 ㎜ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 길이 및 폭이 각각 1.0 ㎜ 및 0.5 ㎜ 이하이며, 상기 세라믹 본체의 두께/폭이 0.5 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 내부 밴드 및 상기 제1 또는 제2 외부 밴드의 두께를 더한 두께를 T1로 규정할 때, T1은 30 ㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 내부 머리부 및 상기 제1 또는 제2 외부 머리부의 두께를 더한 두께를 HT로 규정할 때, HT는 10 ㎛ 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 밴드의 길이를 D1로 규정할 때, D1은 350 ㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 내부 밴드 및 상기 제1 또는 제2 외부 밴드의 두께를 더한 두께를 T1로, 상기 제1 및 제2 내부 밴드의 두께를 T2로 규정할 때, 1.2≥T2/T1≥0.15의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극 전체 밴드의 길이를 D2로, 상기 제1 또는 제2 외부 밴드의 길이를 D1로 규정할 때, 0.9≥D1/D2≥0.02의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극 전체 밴드의 길이를 D2로, 상기 제1 또는 제2 내부 밴드 및 상기 제1 또는 제2 외부 밴드 사이의 도포된 경계 면의 길이를 C로 규정할 때, 10.0≥C/D2≥0.02의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 두께를 CT로, 상기 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역의 두께를 AT로 규정할 때, 0.9≥AT/CT≥0.28의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부층은 도전성 금속의 함량이 79 중량% 이하일 수 있다.
본 발명의 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 두께 방향으로 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출되도록 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-길이 단면에 있어서, 제1 도전성 페이스트를 사용하여 상기 세라믹 본체의 양 단면에서 상기 세라믹 본체의 양 주면에 까지 제1 및 제2 내부층을 형성하는 단계; 및 제2 도전성 페이스트를 사용하여 상기 제1 및 제2 내부층 위에 상기 제1 및 제2 내부층의 밴드가 일부 노출되도록 제1 및 제2 외부층을 형성하는 단계; 를 포함하며, 상기 제2 도전성 페이스트의 점도는 상기 제1 도전성 페이스트의 점도 보다 큰 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 전극의 내부층은 외부층을 형성하는 도전성 페이스트에 비해 저점도의 도전성 페이스트로 형성하여 밴드의 전체 두께를 얇게 하고, 외부층은 내부층을 형성하는 도전성 페이스트에 비해 고점도의 도전성 페이스트를 사용하여 머리부의 전체 두께를 균일하게 함으로서, 외부 전극의 두께는 줄이면서도 도금 과정에서 도금액이 칩의 내부로 침투하여 내부 전극과 접촉하는 현상을 방지하여 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 정면도이다.
도 3 및 도 4는 도 1의 A-A'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 정면도이고, 도 3 및 도 4는 도 1의 A-A'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 두께 방향으로 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 세라믹 본체(110)의 유전체층(111)의 적층 방향으로 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제3 및 제4 단면으로, 서로 대향하는 폭 방향의 단면을 제5 및 제6 측면으로 정의하기로 한다.
이때, 세라믹 본체(110)는 길이, 폭 및 두께가 각각 1.0 mm, 0.5 mm 및 0.2 m 이하이거나, 길이 및 폭이 각각 1.0 mm 및 0.5 mm 이하이고 세라믹 본체(110)의 두께/폭이 0.5 이하인 일명 로우 프로필(low profile) 또는 임베디드(embedded) 형태일 수 있다.
한편, 세라믹 본체(110)는 내부 전극을 포함하는 액티브 영역의 상하 면에 각각 내부 전극을 갖지 않는 적어도 하나 이상의 유전체층이 적층되어 이루어진 상부 및 하부 커버층(112, 113)을 형성할 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 상기 제3 및 제4 단면을 통해 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 외부 전극은, 상대적으로 저점도의 제1 및 제2 내부층(131, 132) 및 제1 및 제2 내부층(131, 132)에 비해 상대적으로 높은 점도를 갖는 고점도의 제1 및 제2 외부층(141, 142)을 포함한다.
이때, 제1 및 제2 외부층(141, 142)의 점도는 바람직하게 제1 및 제2 내부층(131, 132)의 점도의 1.5 내지 2.5 배로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서, 제1 및 제2 내부층(131, 132)은 세라믹 본체(110)의 두께-길이 단면에 있어서, 상기 제3 및 제4 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 덮어 전기적으로 연결되도록 세라믹 본체(110)의 상기 제3 및 제4 단면에 각각 형성된 제1 및 제2 내부 머리부(131a, 132a) 및 제1 및 제2 내부 머리부(131a, 132a)의 상하 단부에서 연장되며 세라믹 본체(110)의 상기 제1 및 제2 주면에 형성된 형성된 제1 및 제2 내부 밴드(131b, 132b)를 포함한다.
이때, 제1 및 제2 내부층(131, 132)은 양호한 전기적 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 예를 들어 구리-유리(Cu-Glass) 페이스트를 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부층(131, 132)은 도전성 금속의 함량이 전체 함량의 79 중량% 이하가 될 수 있다. 하기 표 1을 참조하면, 제1 및 제2 내부층(131, 132)은 도전성 금속의 함량에 따라 치밀도와 두께가 달라지며, 도전성 금속의 함량이 전체 함량의 80 중량 %를 초과하는 경우 찢어지는 불량이 나타남을 알 수 있다. 그러나, 도전성 금속의 함량이 전체 함량의 80 중량%인 경우는 치밀도가 양호하고 찢어지는 불량은 나타나지 않지만, 두께가 기준치의 105 %로서 두께에 대한 불량이 나타남을 알 수 있다.
Metal 함량(%) 치밀도(%) 두께(%) 찢어짐
발생여부
100 99.5 125 O
90 99.1 113 O
80 98.5 105 X
70 97.5 95 X
60 95 94 X
50 93.5 89 X
이때, 제1 및 제2 내부층(131, 132)의 도전성 금속을 제외한 나머지 성분은 바인더 및 솔벤트 등 이다.
또한, 제1 및 제2 내부층(131, 132)의 점도는 5,000 내지 25,000 cps일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
하기 표 2를 참조하면, 제1 및 제2 내부층(131, 132)은 점도에 따라 치밀도와 두께가 달라지며, 점도가 5,000 cps 미만인 경우 찢어지는 불량이 나타나며, 점도가 30,000 cps 를 초과하면 예컨대 40,000 cps의 경우 두께가 120 %로서 너무 두꺼워져 사이즈 스펙을 충족시키지 못함을 알 수 있다.
제1 및 제2 내부층의 점도 (cps) 치밀도(%) 두께(%) 찢어짐
발생여부
50000 99.8 180 X
40000 99.3 120 X
30000 98.5 102 X
20000 98.1 101 X
5000 95.4 95 X
1000 85.3 50 O
제1 및 제2 외부층(141, 142)은 제1 및 제2 내부층(131, 132) 상에 형성되며, 후술하는 제1 및 제2 도금층 형성시 도금액이 내부 전극으로 침투하는 것을 억제하는 역할을 할 수 있다.
제1 및 제2 도전성 수지층(141, 142)은 제1 및 제2 내부 머리부(131a, 132a)에 각각 형성된 제1 및 제2 외부 머리부(141a, 142a) 및 제1 및 제2 내부 밴드(131b, 132b)에 형성되며 제1 및 제2 내부 밴드(131b, 132c)가 상기 제1 및 제2 주면에 형성된 길이 보다 짧은 길이를 가지며 제1 및 제2 내부 밴드(131b, 132b)의 단부로부터 일부가 외부로 노출되도록 형성된 제1 및 제2 외부 밴드(141b, 142b)를 포함한다.
또한, 제1 및 제2 외부층(141, 142)의 점도는 제1 및 제2 내부층(131, 132)의 점도의 1.5 내지 2.5 배일 수 있다.
하기 표 3을 참조하면, 제1 및 제2 외부층(141, 142)의 점도가 제1 및 제2 내부층(131, 132)의 점도의 1.5 배 미만인 경우 치밀도가 충분하지 않아 신뢰성 불량이 발생할 수 있으며, 제1 및 제2 외부층(141, 142)의 점도가 제1 및 제2 내부층(131, 132)의 점도의 2.5 배를 초과하는 경우 제1 및 제2 외부층(141, 142)의 두께가 너무 두꺼워지는 문제점이 있음을 알 수 있다.
내부층에 대한 외부층의 비율 기준 치밀도 만족여부 기준 두께
만족여부		 신뢰성 만족여부
0.5 X X X
1 X X X
1.5 O O O
2.5 O O O
3 O X O
5 O X O
본 실시 형태에서는 제1 및 제2 내부층(131, 132)의 점도가 제1 및 제2 외부층(141, 142)의 점도는 7,500 내지 62,500 cps일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 외부 전극은 그 외표면에 제1 및 제2 도금층(미도시)을 더 형성할 수 있다.
또한, 상기 제1 및 제2 도금층은 상기 제1 및 제2 외부 전극의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
이하, 도 3 및 도 4를 참조하여, 본 실시 형태에 포함되는 구성 요소들의 치수 관계를 구체적으로 설명한다.
본 실시 형태에서는, 제1 또는 제2 내부 밴드(131b, 132b) 및 제1 또는 제2 외부 밴드(141b, 142b)의 두께를 더한 두께를 T1로, 제1 및 제2 내부 밴드(131b, 132b)의 두께를 T2로, 제1 또는 제2 내부 머리부(131a, 132a) 및 제1 또는 제2 외부 머리부(141a, 142a)의 두께를 더한 두께를 HT로, 상기 제1 또는 제2 외부 전극의 전체 밴드 길이를 D1로, 제1 또는 제2 외부 밴드(141b, 142b)의 길이를 D2로, 제1 또는 제2 내부 밴드(131b, 132b) 및 제1 또는 제2 외부 밴드(141b, 142b) 사이의 도포된 경계면 사이의 길이를 C로, 세라믹 본체(110)의 두께를 CT로, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 부분인 액티브영역의 두께를 AT로 규정한다.
예컨대 길이와 폭이 10 × 5 mm인 소형 사이즈 제품에서 적층 세라믹 커패시터의 두께가 0.2 mm 이하 또는 적층 세라믹 커패시터의 두께/폭이 0.5 이하인 일명 로우 프로필(low profile) 또는 임베디드(embedded) 제품의 경우, 고용량화를 위해서는 상기 제1 및 제2 외부 전극 전체 밴드의 두께를 최소로 설정하되, 도금액 침투에 의한 신뢰성 저하를 방지하기 위해 제1 및 제2 내부 전극(121, 122)과 접촉하는 상기 제1 및 제2 외부 전극 전체 머리부의 두께, 즉 제1 또는 제2 내부 머리부(131a, 132a) 및 제1 또는 제2 외부 머리부(141a, 142a)의 두께를 더한 두께(HT)는 최소 10 ㎛ 이상이 되도록 하면서 그 두께가 전반적으로 균일해야 한다.
본 실시 형태에서는 점도가 다른 2중 적층 구조, 특히 제1 및 제2 외부층(141, 142)의 점도가 안쪽에 형성된 제1 및 제2 내부층(131, 132)에 비해 높은 2중 적층 구조로 상기 제1 및 제2 외부 전극을 형성함으로써, 세라믹 본체(110)의 길이, 폭 및 두께가 각각 1.0 ㎜, 0.5 ㎜ 및 0.2 ㎜ 이하이거나, 세라믹 본체(100)의 길이 및 폭이 각각 1.0 ㎜ 및 0.5 ㎜ 이하이며 세라믹 본체(100)의 두께/폭이 0.5 이하인 일명 로우 프로필(low profile) 또는 임베디드(embedded) 제품을 제작하더라도 상기 제1 및 제2 외부 전극의 두께를 전반적으로 균일하게 하면서 도금액 침투에 의한 신뢰성 저하를 방지하는 효과를 기대할 수 있다.
즉 저점도로 이루어진 제1 및 제2 내부층(131, 132)에 의해 박층화가 가능하고, 제1 및 제2 내부층(131, 132)에 비해 상대적으로 높은 점도를 갖는 제1 및 제2 외부층(141, 142)에 의해 제1 및 제2 외부 전극 머리부의두께가 균일해질 수 있다.
특히, 세라믹 본체(110)의 두께 대비 액티브 영역의 두께가 0.28 이상이 되는 제품의 경우 외부 전극의 머리부의 두께 균일성을 유지하는 것은 더 어렵다.
본 실시 형태에서, 세라믹 본체(110)의 두께를 CT로, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역의 두께를 AT로 규정할 때, 0.9≥AT/CT≥0.28의 범위를 만족할 수 있다.
특히, 본 실시 형태에 따르면, 세라믹 본체(110)의 두께 대비 액티브 영역의 두께가 0.28 이상이 되더라도 제1 및 제2 외부 전극 전체 머리부의 두께를 균일하게 유지할 수 있다.
한편, 본 실시 형태 있어서, 일정한 수준의 용량을 만족하면서도 도금액 침투를 방지하여 신뢰성을 유지하기 위해, 제1 또는 제2 내부 밴드(131b, 132b) 및 제1 또는 제2 외부 밴드(141b, 142b)의 두께를 더한 두께를 T1로 규정할 때, T1은 30 ㎛ 이하일 수 있다.
만약, 상기 T1이 30 ㎛ 미만이 되면 도금액이 내부로 침투하여 신뢰성에 문제가 발생할 수 있다.
또한, 제1 또는 제2 외부 밴드(141b, 142b)의 길이를 D1로 규정할 때, D1은 350 ㎛ 이하일 수 있다.
또한, 제1 또는 제2 내부 밴드(131b, 132b) 및 제1 또는 제2 외부 밴드(141b, 142b)의 두께를 더한 두께를 T1로, 제1 또는 제2 내부 밴드(131b, 132b)의 두께를 T2로 규정할 때, 1.2≥T2/T1≥0.15의 범위를 만족할 수 있다.
이때, T2/T1이 1.2를 초과하게 되면 신뢰성은 만족시킬 수 있으나 두께가 너무 두꺼워져 기준 사이즈 스펙을 만족시킬 수 없게 되며, T2/T1이 0.15 미만이면 신뢰성 불량이 발생할 수 있다.
또한, 상기 제1 또는 제2 외부 전극 전체 밴드의 길이를 D2로, 제1 또는 제2 외부 밴드(141b, 142b)의 길이를 D1로 규정할 때, 0.9≥D1/D2≥0.02의 범위를 만족할 수 있다.
하기 표 4를 참조하면, D1/D2가 0.02 미만인 경우 신뢰성 불량이 발생할 수 있으며, D1/D2가 0.9를 초과하는 경우 기준 사이즈 스펙을 충족시키지 못하게 되는 문제점이 있음을 알 수 있다.
D1/D2 신뢰성
만족여부		 사이즈 spec
만족여부		 공정 불량
미발생률(%)
1.5 O X 98
1 O O 99
0.8 O O 97
0.5 O O 98
0.3 O O 98
0.1 O O 98
0.01 O O 99
0 X O 99
또한, 상기 T2/T1 및 D1/D2는 제1 또는 제2 내부층(131, 132)과 제1 또는 제2 외부층(141, 142) 사이의 단차 비율을 나타내는 것인데, 상기 T2/T1 및 D1/D2가 상기 범위를 벗어나게 되면, 본 실시 형태의 적층 세라믹 커패시터를 임베디드 타입으로 적용하는 경우, 신뢰성 확보가 어렵고 동시에 기판에 레이저 비아 가공을 할 때 레이저 난반사에 의한 비아 불량이 발생하여 기판 불량률이 증가될 수 있다.
또한, 상기 제1 또는 제2 외부 전극 전체 밴드의 길이를 D2로, 제1 또는 제2 내부 밴드(131b, 132b) 및 제1 또는 제2 외부 밴드(141b, 142b) 사이의 도포된 경계 면의 길이를 C로 규정할 때, 10.0≥C/D2≥0.02의 범위를 만족할 수 있다.
하기 표 5를 참조하면, C/D2가 10을 초과하게 되면 공정 수율률이 저하되고 신뢰성 불량이 발생할 수 있으며, C/D2가 0.02 미만인 경우 기준 사이즈 스펙을 충족시키지 못하게 되는 문제점이 있음을 알 수 있다.
C/D2 신뢰성
만족여부		 사이즈 spec
만족여부		 공정 수율률(%)
15 X O 85
10 O O 95
5 O O 98
1 O O 98
0.05 O O 99
0.01 O X 98
0 O X 99
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 길이 방향의 양 단면을 통해 각각 노출되도록 형성한다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 두께 방향으로 적층하고 가압하여 적층체를 마련한다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 주면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출된 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체(110)를 마련한다.
다음으로, 세라믹 본체(110)의 두께-길이 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성한다.
이하, 상기 제1 및 제2 외부 전극을 형성하는 방법에 대해 구체적으로 설명한다.
먼저, 저점도의 제1 도전성 페이스트를 사용하여 세라믹 본체(110)의 상기 제3 및 제4 단면을 통해 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 각각 모두 덮도록 세라믹 본체(110)의 상기 제3 및 제4 단면에서 상기 제1 및 제2 주면에 까지 연장되게 제1 및 제2 내부층(131, 132) 을 형성한다.
상기 제1 도전성 페이스트는 디핑 또는 다양한 인쇄 방법을 이용하여 도포할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 도전성 페이스트는 5,000 내지 25,000 cps의 점도를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 도전성 페이스트는 전체 함량에 대해 도전성 금속의 함량이 79 중량 이하가 될 수 있다.
또한, 도포 과정 이후에 열처리 공정을 실시하여 도포된 제1 도전성 페이스트가 굳어지도록 한다.
다음으로, 상기 제1 도전성 페이스트 보다 고점도의 제2 도전성 페이스트를 사용하여 제1 및 제2 내부층(131, 132) 상에 상기 제3 및 제4 단면에서 상기 제1 및 제2 주면에까지 형성하되, 제1 및 제2 내부층(131, 132)의 제1 및 제2 내부 밴드(131b, 132b) 중 일부가 노출되도록 제1 및 제2 내부 밴드(131b, 132b)가 상기 제1 및 제2 주면에 형성된 길이 보다 짧은 길이를 갖는 제1 및 제2 외부층(141, 142)를 형성한다.
상기 제2 도전성 페이스트는 디핑 또는 다양한 인쇄 방법을 이용하여 도포할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제2 도전성 페이스트는 상기 제1 도전성 페이스트 점도의 1.5 내지 2.5 배의 점도를 가질 수 있으며, 본 실시 형태에서는 7,500 내지 62,500 cps의 점도를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도포 과정 이후에 열처리 공정을 실시하여 도포된 제2 도전성 페이스트가 굳어지도록 한다.
한편, 필요시 제1 및 제2 외부층(141, 142)을 형성하는 단계 이후에, 상기 제1 및 제2 외부 전극의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.
상기 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 필요시 상기 제1 및 제2 도금층은 니켈 도금층과 주석 도금층을 상기 제1 및 제2 외부 전극의 표면에 순서대로 적층하여 구성할 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 내부층 141, 142 ; 제1 및 제2 외부층

Claims (19)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 세라믹 본체의 두께-길이 단면에 있어서,
    상기 세라믹 본체의 양 단면에 각각 형성되며 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 내부 머리부 및 상기 상기 세라믹 본체의 양 주면에 형성된 제1 및 제2 내부 밴드를 포함하는 제1 및 제2 내부층; 및
    상기 제1 제2 내부 머리부에 각각 형성된 제1 및 제2 외부 머리부 및 상기 제1 및 제2 내부 밴드에 형성되되 상기 제1 및 제2 내부 밴드가 상기 제1 및 제2 주면에 형성된 길이 보다 짧은 길이를 갖는 제1 및 제2 외부 밴드를 포함하는 제1 및 제2 외부층; 을 포함하며,
    상기 제1 및 제2 외부층의 점도가 상기 제1 및 제2 내부층의 점도 보다 큰 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부층의 점도는 5,000 내지 30,000 cps인 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부층의 점도는 7,500 내지 62,500 cps인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 외부층의 점도는 상기 제1 및 제2 내부층의 점도의 1.5 내지 2.5 배 인 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 세라믹 본체는 길이, 폭 및 두께가 각각 1.0 ㎜, 0.5 ㎜ 및 0.2 ㎜ 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 세라믹 본체는 길이 및 폭이 각각 1.0 ㎜ 및 0.5 ㎜ 이하이며, 상기 세라믹 본체의 두께/폭이 0.5 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 또는 제2 내부 밴드 및 상기 제1 또는 제2 외부 밴드의 두께를 더한 두께를 T1로 규정할 때, T1은 30 ㎛ 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 또는 제2 내부 머리부 및 상기 제1 또는 제2 외부 머리부의 두께를 더한 두께를 HT로 규정할 때, HT는 10 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 또는 제2 외부 밴드의 길이를 D1로 규정할 때, D1은 350 ㎛ 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 또는 제2 내부 밴드 및 상기 제1 또는 제2 외부 밴드의 두께를 더한 두께를 T1로, 상기 제1 및 제2 내부 밴드의 두께를 T2로 규정할 때, 1.2≥T2/T1≥0.15의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 또는 제2 외부 전극 전체 밴드의 길이를 D2로, 상기 제1 또는 제2 외부 밴드의 길이를 D1로 규정할 때, 0.9≥D1/D2≥0.02의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제1 또는 제2 외부 전극 전체 밴드의 길이를 D2로, 상기 제1 또는 제2 내부 밴드 및 상기 제1 또는 제2 외부 밴드 사이의 도포된 경계면의 길이를 C로 규정할 때, 10.0≥C/D2≥0.02의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 세라믹 본체의 두께를 CT로, 상기 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역의 두께를 AT로 규정할 때, 0.9≥AT/CT≥0.28의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  14. 제1항에 있어서,
    상기 제1 및 제2 내부층은 도전성 금속의 함량이 79 중량% 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  15. 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 두께 방향으로 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 제1 및 제2 내부 전극이 양 단면을 통해 번갈아 노출되도록 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-길이 단면에 있어서,
    제1 도전성 페이스트를 사용하여 상기 세라믹 본체의 양 단면에서 상기 세라믹 본체의 양 주면에 까지 제1 및 제2 내부층을 형성하는 단계; 및
    제2 도전성 페이스트를 사용하여 상기 제1 및 제2 내부층 위에 상기 제1 및 제2 내부층의 밴드가 일부 노출되도록 제1 및 제2 외부층을 형성하는 단계; 를 포함하며,
    상기 제2 도전성 페이스트의 점도는 상기 제1 도전성 페이스트의 점도 보다 큰 적층 세라믹 커패시터의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 내부층을 형성하는 단계에서, 상기 제1 및 제2 내부층은 5,000 내지 30,000 cps의 점도를 갖는 제1 도전성 페이스트를 사용하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 및 제2 외부층을 형성하는 단계에서, 상기 제1 및 제2 외부층은 7,500 내지 62,500 cps의 점도를 갖는 제2 도전성 페이스트를 사용하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 및 제2 외부층을 형성하는 단계에서, 상기 제1 및 제2 외부층은 상기 제1 도전성 페이스트 점도의 1.5 내지 2.5 배의 점도를 갖는 제2 도전성 페이스트를 사용하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  19. 제15항에 있어서,
    상기 제1 및 제2 내부층을 형성하는 단계에서, 상기 제1 및 제2 내부층은 도전성 금속의 함량이 79 중량% 이하인 제1 도전성 페이스트를 사용하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
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