KR102150557B1 - 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판 - Google Patents
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Abstract
본 발명은 각각 복수의 유전체층 및 복수의 내부 전극을 갖는 복수의 세라믹 적층부를 포함하며, 제 1 방향으로 마주보는 제 1 면 및 제 2 면, 제 2 방향으로 마주보는 제 3 면 및 제 4 면 및 제 3 방향으로 마주보는 제 5 면 및 제 6 면을 갖는 세라믹 바디; 및 상기 세라믹 바디의 외부면에 배치되며, 각각 상기 세라믹 적층부의 내부 전극과 연결되는 바탕 전극층 및 상기 바탕 전극층의 단부의 적어도 일부가 노출되도록 상기 바탕 전극층 상에 배치되는 수지 전극층을 갖는 복수의 외부 전극; 을 포함하는 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판에 관한 것이다.
Description
본 개시의 다양한 실시 예는 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판에 관한 것이다.
커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 세라믹 바디 표면에 설치된 외부 전극을 구비한다.
한편, 이들 중 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
한편, 적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 따라서, 등가직렬저항(ESR) 값이 낮은 적층 세라믹 커패시터의 필요성이 요구되고 있다. 더불어, 최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
본 발명의 목적 중 하나는 등가직렬저항이 낮으면서 내구성 및 신뢰성이 우수하며, 초소형화 및 초고용량화가 가능한 적층 세라믹 전자부품, 이를 효율적으로 제조할 수 있는 방법, 및 이러한 전자부품이 실장된 회로기판을 얻는 것이다.
한편, 본 발명의 과제는 상술한 내용에 한정하지 않는다. 본 발명의 과제는 본 명세서의 내용 전반으로부터 이해될 수 있을 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 부가적인 과제를 이해하는데 아무런 어려움이 없을 것이다.
일 측면에서, 본 발명은 각각 복수의 유전체층 및 복수의 내부 전극을 갖는 복수의 세라믹 적층부를 포함하며, 제 1 방향으로 마주보는 제 1 면 및 제 2 면, 제 2 방향으로 마주보는 제 3 면 및 제 4 면 및 제 3 방향으로 마주보는 제 5 면 및 제 6 면을 갖는 세라믹 바디; 및 상기 세라믹 바디의 외부면에 배치되며, 각각 상기 세라믹 적층부의 내부 전극과 연결되는 바탕 전극층 및 상기 바탄 전극층의 단부의 적어도 일부가 노출되도록 상기 바탕 전극층 상에 배치되는 수지 전극층을 갖는 복수의 외부 전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.
다른 측면에서, 본 발명은 각각 복수의 유전체층 및 복수의 내부 전극을 갖는 복수의 세라믹 적층부를 포함하는 세라믹 바디; 및 상기 세라믹 바디의 외부면에 배치되며, 각각 상기 세라믹 적층부의 내부 전극과 연결되는 바탕 전극층, 상기 바탕 전극층 상에 배치되는 수지 전극층, 및 상기 수지 전극층 상에 배치되는 도금층을 갖는 복수의 외부 전극; 을 포함하며, 상기 바탕 전극층은 상기 수지 전극층으로부터 노출되는 단부를 가지며, 상기 단부를 통하여 상기 도금층과 직접 접촉하는 것인 적층 세라믹 전자부품을 제공한다.
다른 측면에서, 본 발명은 각각 유전체층 및 내부 전극을 포함하는 복수의 세라믹 적층부를 포함하는 세라믹 바디를 형성하는 단계; 상기 세라믹 바디의 외부면에 상기 복수의 세라믹 적층부의 내부 전극과 각각 연결되는 복수의 바탕 전극층을 형성하는 단계; 및 상기 바탄 전극층의 단부의 적어도 일부가 노출되도록 상기 복수의 바탕 전극층 상에 복수의 수지 전극층을 각각 형성하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
다른 측면에서, 본 발명은 상부에 복수의 전극 패드를 갖는 인쇄회로기판; 상기 인쇄회로기판 위에 설치된 상술한 적층 세라믹 전자부품; 및 상기 전극 패드와 상기 세라믹 전자부품을 연결하는 솔더;를 포함하는 적층 세라믹 전자부품의 실장기판을 제공한다.
덧붙여, 상기한 과제의 해결수단은, 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
본 발명의 여러 효과 중 일 효과로서, 등가직렬저항이 낮으면서 내구성 및 신뢰성이 우수하며, 초소형화 및 초고용량화가 가능한 적층 세라믹 전자부품을 제공할 수 있으며, 이러한 전자부품을 효율적으로 제조할 수 있는 제조방법을 제공할 수 있다. 또한, 이러한 전자부품이 실장된 회로기판을 제공할 수 있다.
한편, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품을 나타내는 개략적인 사시도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 도 1의 적층 세라믹 전자부품의 제 5 면 또는 제 6 면을 나타내는 다양한 평면도이다.
도 3a, 도 3b, 도 3c 및 도 3d는 도 1의 적층 세라믹 전자부품의 일 실시 예에 따른 제 1 방향 - 제 2 방향 단면도이다.
도 4a, 도 4b 및 도 4c는 도 1의 적층 세라믹 전자부품의 일 실시 예에 따른 A-A', B-B' 및 C-C' 단면도이다.
도 5는 도 4a 에서 외부 전극이 도금층을 더 포함하는 경우의 A-A' 단면도이다.
도 6은 도 1의 적층 세라믹 전자부품의 다른 일 실시 예에 따른 세라믹 바디 및 내부 전극을 나타낸 사시도이다.
도 7은 도 1의 적층 세라믹 전자부품의 다른 일 실시 예에 따른 세라믹 적층부의 적층 구조를 나타낸 분해사시도이다.
도 8은 도 1의 적층 세라믹 전자부품에 있어서 외부 전극이 추가된 경우를 나타내는 개략적인 사시도이다.
도 9는 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제조방법을 개략적으로 나타내는 순서도이다.
도 10은 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품이 실장된 회로기판을 개략적으로 나타내는 사시도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 도 1의 적층 세라믹 전자부품의 제 5 면 또는 제 6 면을 나타내는 다양한 평면도이다.
도 3a, 도 3b, 도 3c 및 도 3d는 도 1의 적층 세라믹 전자부품의 일 실시 예에 따른 제 1 방향 - 제 2 방향 단면도이다.
도 4a, 도 4b 및 도 4c는 도 1의 적층 세라믹 전자부품의 일 실시 예에 따른 A-A', B-B' 및 C-C' 단면도이다.
도 5는 도 4a 에서 외부 전극이 도금층을 더 포함하는 경우의 A-A' 단면도이다.
도 6은 도 1의 적층 세라믹 전자부품의 다른 일 실시 예에 따른 세라믹 바디 및 내부 전극을 나타낸 사시도이다.
도 7은 도 1의 적층 세라믹 전자부품의 다른 일 실시 예에 따른 세라믹 적층부의 적층 구조를 나타낸 분해사시도이다.
도 8은 도 1의 적층 세라믹 전자부품에 있어서 외부 전극이 추가된 경우를 나타내는 개략적인 사시도이다.
도 9는 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제조방법을 개략적으로 나타내는 순서도이다.
도 10은 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품이 실장된 회로기판을 개략적으로 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명하였다.
본 개시 가운데 사용될 수 있는 "포함한다", "포함할 수 있다" 등의 표현은 개시된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 적어도 하나의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 "또는" 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, "A 또는 B"는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시 가운데 "제 1", "제 2" 등의 표현들이 본 개시의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분 짓기 위해 사용될 수 있다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되다" 등으로 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되다" 등으로 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 일 실시 예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 일 실시 예에서 설명되어 있지 않더라도, 다른 일 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시 예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
적층 세라믹 전자부품
본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품은 복수의 세라믹 적층부를 포함하는 세라믹 바디 및 복수의 외부 전극을 포함한다. 상기 세라믹 적층부 각각은 유전체층 및 내부 전극을 포함하며, 상기 외부 전극 각각은 상기 세라믹 적층부의 내부 전극과 연결되는 바탕 전극층 및 상기 바탕 전극층 상에 배치되는 수지 전극층을 포함한다. 세라믹 바디 내에 복수의 세라믹 적층부를 포함하는바, 전자부품의 초소형화 및 초고용량화에 부응하기 용이하다.
본 개시의 다양한 실시 예에 의하면 상기 수지 전극층은 상기 바탕 전극층 상에 배치되되, 상기 바탕 전극층 전체를 커버하도록 배치되지 않고 단부의 적어도 일부가 노출되도록 배치된다. 상기 바탕 전극층의 단부가 수지 전극층으로부터 노출됨으로써 전류가 바탕 전극층 보다 도전성이 낮은 수지 전극층을 거치지 않고 외부에서 내부 전극으로 흐를 수 있다. 이로 인해, 적층 세라믹 전자부품의 등가직렬저항(ESR)을 낮출 수 있다. 또한, 바탕 전극층의 나머지 영역은 수지 전극층에 커버됨으로써 적층 세라믹 전자부품의 내습 특성, 신뢰성 및 휨강도를 향상시킬 수 있다.
본 개시의 다양한 실시 예에 의하면 상기 수지 전극층 상에 배치되는 도금층을 더 포함할 수 있으며, 상기 도금층은 상기 수지 전극층으로부터 노출된 바탕 전극층과 직접 연되도록 배치될 수 있다. 상기 도금층이 바탕 전극층과 직접 연결됨으로써 상술한 이유로 적층 세라믹 전자부품의 등가직렬저항을 실질적으로 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품에 대하여 보다 상세히 설명한다.
도 1은 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품을 나타내는 개략적인 사시도이다.
도면을 참조하면, 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품은 복수의 세라믹 적층부(도시하지 않음)를 포함하는 세라믹 바디(10) 및 복수의 외부 전극(31, 32, 33, 34)를 포함할 수 있다.
본 개시의 다양한 실시 예에서, 상기 세라믹 바디(10)의 형상에 특별한 제한이 있는 것은 아니며, 도시된 바와 같이 상기 세라믹 바디(10)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 바디(10)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
본 개시의 다양한 실시 예에서, 상기 세라믹 바디(10)은 제 1 방향으로 대향하는 제 1 면(1) 및 제 2 면(2), 제 2 방향으로 대향하며 상기 제 1 면 및 제 2 면을 연결하는 제 3 면(3) 및 제 4 면(4), 제 3 방향으로 대향하며 제 1 면 및 제 2 면을 연결하는 제 5 면(5) 및 제 6 면(6)을 가질 수 있다.
본 개시의 다양한 실시 예에서, 상기 제 1 및 제 2 외부 전극(31, 32)는 서로 다른 전압이 인가되는 한 쌍의 외부 전극으로 기능할 수 있으며, 상기 제 3 및 제 4 외부 전극(33, 34)는 서로 다른 전압이 인가되는 한 쌍의 외부 전극으로 기능할 수 있다.
본 개시의 다양한 실시 예에서, 상기 제 1 내지 제 4 외부 전극(31, 32, 33, 34)은 각각 내부 전극과 직접 연결되는 바탕 전극층(31a, 32a, 33a, 34a) 및 상기 바탕 전극층 상에 배치되는 수지 전극층(31b, 32b, 33b, 34b)을 포함할 수 있다.
본 개시의 다양한 실시 예에서, 상기 수지 전극층(31b, 32b, 33b, 34b)은 상기 바탕 전극층(31a, 32a, 33a, 34a)의 단부의 적어도 일부가 노출되도록 형성될 수 있다. 바탕 전극층(31a, 32a, 33a, 34a)의 단부가 노출됨으로써 적층 세라믹 전자부품의 등가직렬저항을 감소시킬 수 있으며, 바탕 전극층(31a, 32a, 33a, 34a)의 나머지 영역은 수지 전극층(31b, 32b, 33b, 34b)에 커버됨으로써 적층 세라믹 전자부품의 내습 특성, 신뢰성 및 휨 강도를 향상시킬 수 있다. 한편, 본 명세서에서 단부란 중심부 영역의 반대되는 개념으로 이해할 수 있다.
본 개시의 다양한 실시 예에서, 상기 바탕 전극층(31a, 32a, 33a, 34a) 각각은 상기 세라믹 바디의 제 2 방향의 제 3 면(3) 및 제 4 면(4)에 형성되어 내부 전극과 직접 연결되는 메인부(31', 32', 33', 34') 및 상기 메인부로부터 연장되며 상기 세라믹 바디의 제 3 방향의 제 5 면(5) 및 제 6 면(6)에 형성되는 연장부(31", 32", 33", 34")를 포함할 수 있다. 상기 수지 전극층(31b, 32b, 33b, 34b)은 상기 바탕 전극층의 연장부(31", 32", 33", 34")의 일부가 노출되도록 상기 바탕 전극층 상에 배치되는 것일 수 있다. 상기 수지 전극층(31b, 32b, 33b, 34b)은 상기 바탕 전극층의 메인부(31', 32', 33', 34')를 전체적으로 커버하도록 상기 바탕 전극층 상에 배치되는 것일 수 있다.
본 개시의 다양한 실시 예에서, 상기 세라믹 바디의 제 1 방향을 기준으로 상기 바탕 전극층의 노출된 단부의 길이(X2)는 1㎛ 이상일 수 있다. 1㎛ 미만의 경우 ESR 개선효과가 거의 없다. 다만, 상기 세라믹 바디의 제 1 방향을 기준으로 서로 인접하는 바탕 전극층 간의 거리가 10 ㎛ 미만인 경우에는 전극 도포 시 산포에 의하여 전극끼리 붙어서 쇼트가 발생할 수 있다. 이에, 상기 세라믹 바디의 제 1 방향을 기준으로 상기 세라믹 바디의 제 1 면(1)에서 제 2 면(2)까지의 길이를 X1, 상기 세라믹 바디의 제 1 방향을 기준으로 상기 바탕 전극층의 노출된 단부의 길이를 X2, 상기 세라믹 바디의 제 1 방향을 기준으로 노출된 단부가 동일한 방향을 향하는 외부 전극(31, 33 또는 32, 34)의 수를 N 이라 할 때, X2 ≤ (X1 / N) - 5㎛ 일 수 있다.
본 개시의 다양한 실시 예에서, 상기 세라믹 바디의 제 2 방향을 기준으로 상기 바탕 전극층의 노출된 단부의 길이(Y2)는 1㎛ 이상일 수 있다. 1㎛ 미만인 경우에는 치밀도나 전극 연결성에 문제가 발생할 수 있어 ESR 개선 효과가 크게 나타나지 않을 수 있다. 다만, 상기 세라믹 바디의 제 2 방향을 기준으로 서로 마주보는 바탕 전극층 간의 거리가 10 ㎛ 미만인 경우에는 전극 도포 시 산포에 의하여 전극끼리 붙어서 쇼트가 발생할 수 있다. 이에, 상기 세라믹 바디의 제 2 방향을 기준으로 상기 세라믹 바디의 제 3 면(3)에서 제 4 면(4)까지의 길이를 Y1, 상기 세라믹 바디의 제 2 방향을 기준으로 상기 바탕 전극층(31a, 32a, 33a, 34a)의 노출된 단부의 길이를 Y2 라 할 때, Y2 ≤ (Y1 / 2) - 5㎛ 일 수 있다.
본 개시의 다양한 실시 예에서, 상기 바탕 전극층(31a, 32a, 33a, 34a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다. 상기 바탕 전극층(31a, 32a, 33a, 34a)은 바람직하게는 글래스(glass) 및 전도성 금속으로 구리를 포함하는 페이스트를 소성하여 형성될 수 있다.
본 개시의 다양한 실시 예에서, 상기 수지 전극층(31b, 32b, 33b, 34b)은 열경화성 고분자를 포함할 수 있으며, 예를 들어 에폭시 수지, 아크릴 수지 또는 이들의 혼합물을 포함할 수 있으며 이에 제한되는 것은 아니다. 상기 수지 전극층(31b, 32b, 33b, 34b)은 도전성 입자로 금속 분말을 포함할 수 있으며, 예를 들어 은(Ag), 구리(Cu), 니켈 등을 포함할 수 있다.
도 2a, 도 2b, 도 2c 및 도 2d는 도 1의 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제 5 면 또는 제 6 면을 나타내는 다양한 평면도이다.
본 개시의 다양한 실시 예에서, 상기 바탕 전극층(31a, 32a, 33a, 34a)의 단부의 형상은 특별히 제한되지 않으며, 예를 들면, 도 2a에서와 같이 라운드 형상일 수도 있고, 도 2b에서와 같이 T 형 형상일 수도 있고, 도 2c에서와 같이 사라디꼴 형상일 수도 있으며, 이들의 조합일 수도 있으나, 이에 한정되는 것도 아니다.
본 개시의 다양한 실시 예에서, 상기 바탕 전극층(31a, 32a, 33a, 34a)의 단부 노출 영역은 특별히 제한되지 않으며, 예를 들면, 도 1a, 도 2b 및 도 2c에서와 같이 상부 영역만 노출될 수도 있고, 도 2d에서와 같이 상부 영역과 측부 영역이 모두 노출될 수도 있으며, 이들의 조합일 수도 있으나, 이에 한정되는 것도 아니다.
도 3a, 도 3b, 도 3c 및 도 3d는 도 1의 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 일 실시 예에 따른 제 1 방향 - 제 2 방향 단면도이며, 도 4a, 도 4b 및 도 4c는 도 1의 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 일 실시 예에 따른 A-A', B-B' 및 C-C' 단면도이다.
본 개시의 일 실시 예에서, 상기 세라믹 바디(10)의 제 3 방향은 세라믹 바디 내의 유전체층(11) 및 내부 전극(21a, 22a, 21b, 22b)이 적층되는 방향일 수 있다.
도면을 참조하면, 상기 세라믹 적층부(41, 42)는 각각 복수의 유전체층(11)을 포함할 수 있으며, 이때 세라믹 적층부(41, 42) 각각의 유전체층에는 제 1 내부 전극 내지 제 4 내부 전극(21a, 22a, 21b, 22b)이 형성될 수 있다.
본 개시의 일 실시 예에서, 상기 세라믹 적층부(41, 42)는 세라믹 바디의 제 1 방향을 따라 소정 간격으로 배치되며, 유전체층(11)을 사이에 두고 상기 세라믹 바디의 제 2 방향의 제 3 면(3) 및 제 4 면(4)을 통해 번갈아 노출되도록 형성된 내부 전극(21a, 22a, 21b, 22b)을 포함하는 것일 수 있다.
본 개시의 일 실시 예에서, 상기 세라믹 적층부(41, 42) 각각은 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(11)과 내부 전극(21a, 22a, 21b, 22b)을 포함할 수 있으며, 유전체층(11)을 사이에 두고 복수의 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)이 교대로 형성될 수 있다.
본 개시의 일 실시 예에서, 상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성될 수 있으며, 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 개시의 일 실시 예에서, 상기 세라믹 적층부(41, 42) 사이에는 내부 전극이 미형성된 버퍼부(52)이 개재될 수 있으며, 세라믹 바디의 제 1 방향으로 양 단부에는 커버부(51, 53)이 배치될 수 있다. 상기 버퍼부(52) 및 커버부(51, 53)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다.
본 개시의 일 실시 예에서, 도 3a 및 도 3b에 도시된 바와 같이, 상기 제 1 내부 전극(21a) 및 제 3 내부 전극(21b)은 동일 유전체층 상에 배치될 수 있고, 상기 제 2 내부 전극(22a) 및 제 4 내부 전극(22b)은 동일 유전체층 상에 배치될 수 있다. 이때, 상기 제 1 및 제 3 내부 전극(21a, 21b)이 배치된 유전체층과 상기 제 2 및 제 4 내부 전극(22a, 22b)이 배치된 유전체층은 번갈아 적층될 수 있다.
또는, 도 3c 및 도 3d에 도시된 바와 같이, 상기 제 1 내부 전극(21a) 및 제 4 내부 전극(22b)이 동일 유전체층 상에 배치될 수 있고, 상기 제 2 내부 전극(22a) 및 제 3 내부 전극(21b)이 동일 유전체층 상에 배치될 수 있다. 이때, 상기 제 1 및 제 4 내부 전극(21a, 22b)이 배치된 유전체층과 상기 제 2 및 제 3 내부 전극(22a, 21b)이 배치된 유전체층은 번갈아 적층될 수 있다.
본 개시의 일 실시 예에서, 상기 제 1 및 제 2 내부 전극(21a, 22a)은 서로 중첩되어 용량을 형성할 수 있으며, 상기 제 1 및 제 2 외부 전극(31, 32)은 상기 제 1 및 제 2 내부 전극(21a, 22a)과 각각 연결될 수 있다. 마찬가지로, 상기 제 3 및 제 4 내부 전극(21b, 22b)은 서로 중첩되어 용량을 형성할 수 있으며, 상기 제 3 및 제 4 외부 전극(33, 34)은 상기 제 3 및 제 4 내부 전극(21b, 22b)과 각각 연결될 수 있다. 상기 제 1 및 제 2 내부 전극(21a, 22a)은 반대 극성의 전압이 인가될 수 있으며, 상기 제 3 및 제 4 내부 전극(21b, 22b)은 반대 극성의 전압이 인가될 수 있다.
본 개시의 일 실시 예에서, 상기 유전체층(11)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
본 개시의 일 실시 예에서, 상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 개시의 일 실시 예에서, 상기 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)은 유전체층(11) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다. 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 개시의 일 실시 예에서, 상기 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)은 세라믹 바디(10)의 제 3 면(3) 및 제 4 면(4)으로 노출된 부분을 통해 제 1 내지 제 4 외부 전극(31,32,33,34)과 각각 전기적으로 연결될 수 있다. 따라서, 제 1 내지 제 4 외부 전극(31, 32, 33, 34)에 전압을 인가하면 서로 대향하는 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(10)의 정전 용량은 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)의 서로 중첩되는 영역의 면적과 비례할 수 있다.
도 5는 상기 도 4a 에서 외부 전극이 도금층을 더 포함하는 본 개시의 일 실시 예를 도시하는 A-A' 단면도이다.
도면을 참조하면, 상기 도금층(31c, 32c)은 수지 전극층(31b, 32b) 상에 형성되며, 상기 수지 전극층으로부터 노출된 바탕 전극층(31a, 32a)과 직접 접촉하도록 배치될 수 있다. 따라서 바탕 전극층과 도금층은 전기적으로 직접 접속할 수 있다.
본 개시의 다양한 실시 예에서, 상기 도금층(31c, 32c, 33c, 34c)은 상기 수지 전극층(31b, 32b, 33b, 34b)으로부터 노출된 바탕 전극층의 단부를 덮도록 배치될 수 있다. 도금층을 더 포함하는 경우, 전류는 내부 전극-바탕 전극층-도금층-외부의 경로를 통해 도통할 수 있으며, 수지 전극층에 의해 등가직렬저항이 증가하는 것을 방지할 수 있다. 바탕 전극층이 수지 전극층으로부터 단부가 노출되는 경우 적층 세라믹 전자부품의 등가직렬저항을 감소시킬 수 있으므로 수지 전극층의 전도성 분말 함량에 대한 자유도가 커질 수 있다. 예를 들어, 적층 세라믹 전자부품의 충격 흡수 효율을 더 향상시킬 필요가 있는 경우에는 수지 전극층에 포함된 베이스 수지의 함량을 증가시키고 전도성 분말의 함량을 감소시킬 수 있다.
본 개시의 다양한 실시 예에서, 상기 도금층(31c, 32c, 33c, 34c)은 이에 제한되는 것은 아니나 니켈(Ni) 또는 주석(Sn)을 포함할 수 있다. 상기 도금층은 이중층으로 형성될 수 있으며, 수지 전극층 상에 니켈(Ni) 도금층이 형성되고 니켈(Ni) 도금층 상에 주석(Sn) 도금층이 형성될 수 있으며, 이에 제한되는 것은 아니다.
도 6는 도 1의 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 다른 일 실시 예에 따른 세라믹 바디 및 내부 전극을 나타낸 사시도이며, 도 7은 도 1의 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 다른 일 실시 예에 따른 세라믹 적층부의 적층 구조를 나타낸 분해사시도이다.
본 개시의 다른 일 실시 예에 따른 적층 세라믹 전자부품에 대한 설명 중 상술한 일 실시예에 따른 적층 세라믹 전자부품에 관한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술하도록 한다.
본 개시의 다른 일 실시 예에서는 상기 세라믹 바디(10)의 제 1 방향이 세라믹 바디 내의 유전체층(11) 및 내부 전극(21a, 22a, 21b, 22b)이 적층되는 방향일 수 있다.
도면을 참조하면, 상기 세라믹 적층부(41, 42)는 각각 복수의 유전체층(11)을 포함할 수 있으며, 이때 세라믹 적층부(41, 42) 각각의 유전체층에는 제 1 내부 전극 내지 제 4 내부 전극(21a, 22a, 21b, 22b)이 형성될 수 있다.
본 개시의 다른 일 실시 예에서, 상기 세라믹 적층부(41, 42)는 세라믹 바디의 제 1 방향을 따라 소정 간격으로 배치될 수 있으며, 유전체층(11)을 사이에 두고 상기 세라믹 바디의 제 2 방향의 제 3 면(3) 및 제 4 면(4)을 통해 번갈아 노출되도록 형성된 내부 전극(21a, 22a, 21b, 22b)을 포함하는 것일 수 있다.
본 개시의 다른 일 실시 예에서, 상기 세라믹 적층부(41, 42) 각각은 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(11)과 내부 전극(21a, 22a, 21b, 22b)을 포함하며, 유전체층(11)을 사이에 두고 복수의 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)이 교대로 형성될 수 있다.
본 개시의 다른 일 실시 예에서, 상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성될 수 있으며, 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 개시의 다른 일 실시 예에서, 상기 세라믹 적층부(41, 42) 사이에는 내부 전극이 미형성된 버퍼부(52)이 개재될 수 있으며, 세라믹 바디의 제 1 방향으로 양 단부에는 커버부(51, 53)이 배치될 수 있다. 상기 버퍼부(52) 및 커버부(51, 53)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다.
본 개시의 다른 일 실시 예에서, 상기 제 1 및 제 2 내부 전극(21a, 22a)은 서로 중첩되어 용량을 형성할 수 있으며, 상기 제 1 및 제 2 외부 전극(31, 32)은 상기 제 1 및 제 2 내부 전극(21a, 22a)과 각각 연결될 수 있다. 마찬가지로, 상기 제 3 및 제 4 내부 전극(21b, 22b)은 서로 중첩되어 용량을 형성할 수 있으며, 상기 제 3 및 제 4 외부 전극(33, 34)은 상기 제 3 및 제 4 내부 전극(21b, 22b)과 각각 연결될 수 있다. 상기 제 1 및 제 2 내부 전극(21a, 22a)은 반대 극성의 전압이 인가될 수 있으며, 상기 제 3 및 제 4 내부 전극(21b, 22b)은 반대 극성의 전압이 인가될 수 있다.
본 개시의 다른 일 실시 예에서, 상기 유전체층(11)은 소결된 상태로서, 인접하는 유전체층 끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
본 개시의 다른 일 실시 예에서, 상기 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)은 세라믹 바디(10)의 제 3 면(3) 및 제 4 면(4)으로 노출된 부분을 통해 제 1 내지 제 4 외부 전극(31, 32, 33, 34)과 각각 전기적으로 연결될 수 있다. 따라서, 제 1 내지 제 4 외부 전극(31, 32, 33, 34)에 전압을 인가하면 서로 대향하는 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(10)의 정전 용량은 제 1 내지 제 4 내부 전극(21a, 22a, 21b, 22b)의 서로 중첩되는 영역의 면적과 비례할 수 있다.
한편, 도 1 내지 도 7에서는 설명의 편의상 외부 전극의 수를 4개(2쌍)로 도시하였으나, 이에 한정되는 것은 아니며, 세라믹 바디 내부의 세라믹 적층부에 대응하여 그 수가 6개(3쌍) 이상으로 늘어날 수 있음은 통상의 기술자에게 자명하다.
예를 들면, 하기 도 8에서와 같이 외부 전극의 수는 6개(3쌍)일 수 있으며, 제 5 및 제 6 외부 전극(35, 36)은 마찬가지로 서로 다른 전압이 인가되는 한 쌍의 외부 전극으로 기능할 수 있으며, 기타 내용은 상술한 바와 동일하다.
적층 세라믹 전자부품의 제조방법
이하에서는 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하나, 제조방법이 반드시 이에 한정되는 것은 아니다.
본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제조방법에 관한 설명 중 상술한 다양한 실시 예에 따른 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
도 9는 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제공공정을 개략적으로 나타내는 공정 순서도이다.
도면을 참조하면, 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품의 제조방법은 각각 유전체층 및 내부 전극을 포함하는 복수의 세라믹 적층부를 포함하는 세라믹 바디를 형성하는 단계(S1); 상기 세라믹 바디의 외부면에 상기 복수의 세라믹 적층부의 내부 전극과 각각 연결되는 복수의 바탕 전극층을 형성하는 단계(S2); 및 상기 바탄 전극층의 단부의 적어도 일부가 노출되도록 상기 복수의 바탕 전극층 상에 복수의 수지 전극층을 각각 형성하는 단계(S3); 를 포함한다.
본 개시의 다양한 실시 예에서, 상기 세라믹 바디를 형성하는 단계는 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층 및 커버층을 형성할 수 있다.
본 개시의 다양한 실시 예에서, 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 상기 그린시트 상에 도전성 분말을 포함하는 내부 전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부 전극을 형성한 후 내부 전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부 전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 바디를 만들 수 있다.
본 개시의 다양한 실시 예에서, 상기 세라믹 바디는 내부 전극, 유전체층 및 커버층을 포함하는 복수의 세라믹 적층부와, 세라믹 적층부 사이의 내부 전극이 미형성된 버퍼부, 그리고 내부 전극이 미형성된 세라믹 바디의 양 단부에 배치되는 커버부를 포함할 수 있다. 세라믹 적층부에 있어서, 상기 유전체층은 내부 전극이 인쇄된 그린시트가 소성되여 형성된 것일 수 있고, 상기 커버층은 내부 전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것일 수 있다.
다음으로, 상기 복수의 세라믹 적층부의 내부 전극과 전기적으로 연결되도록 세라믹 바디의 외부면에 각각 복수의 바탕 전극층이 형성될 수 있다.
본 개시의 다양한 실시 예에서, 먼저 메인부 형성을 위하여 상기 내부 전극이 노출된 세라믹 바디의 제 3 면 및 제 4 면을 바탕 전극층 형성을 위한 페이스트에 딥핑한다. 이 후, 연장부 형성을 위하여 상기 메인부 형성을 위해 도포된 페이스트와 연결되도록 상기 세라믹 바디의 외면에 바탕 전극층 형성을 위한 페이스트를 추가 도포한 다음 상기 바탕 전극층 형성을 위한 페이스트를 소성하여 바탕 전극층을 형성할 수 있다. 상기 연장부 형성을 위한 페이스트의 도포는 바탕 전극층용 페이스트를 세라믹 바디 외면에 인쇄하는 공정으로 수행될 수 있다.
본 개시의 다양한 실시 예에서, 상기 바탕 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다. 상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다. 상기 글라스는 특별히 제한되는 것은 아니며, 종래의 적층 세라믹 전자부품의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
다음으로, 상기 바탄 전극층의 단부의 적어도 일부가 노출되도록 상기 복수의 바탕 전극층 상에 복수의 수지 전극층 상에 각각 수지 조성물을 도포한 후 이를 경화하여 수지 전극층을 형성할 수 있다.
본 개시의 다양한 실시 예에서, 상기 수지 조성물은 도전성 분말과 베이스 수지를 포함할 수 있으며, 이에 한정되는 것은 아니나 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
본 개시의 다양한 실시 예에서, 필요에 따라 상기 수지 전극층 형성 후 수지 전극층 상에 도금층을 형성하는 단계; 를 더 포함할 수 있으며, 상기 도금층은 니켈 도금층 및, 상기 니켈 도금층 상에 형성된 주석 도금층을 포함할 수 있다.
전자부품이
실장된
회로기판
본 개시의 다양한 실시 예에 의하면, 상술한 적층 세라믹 전자부품이 실장된 회로기판이 제공될 수 있다.
본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품이 실장된 회로 기판에 관한 내용 중 상술한 다양한 실시 예에 따른 적층 세라믹 전자부품과 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
도 10은 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품이 실장된 회로기판을 나타내는 사시도이다.
도 10을 참조하면, 본 개시의 다양한 실시 예에 따른 적층 세라믹 전자부품이 실장된 회로기판은 상부에 복수의 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판(210) 위에 설치된 상술한 적층 세라믹 전자부품; 을 포함하는 것일 수 있다.
본 개시의 다양한 실시 예에서, 상기 적층 세라믹 전자부품은 외부 전극(31, 32, 33, 34)이 각각 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서, 솔더(230) 등에 의해 인쇄회로기판과 전기적으로 연결될 수 있다. 도면에서 도시하지 않았으나, 상술한 바와 같이 외부 전극에 있어서 수지 전극층 상에 바탕 전극층의 노출된 단부를 덮도록 배치되는 도금층이 형성되어 있을 수 있다.
실험 예 1
본 개시에 따른 1608 사이즈를 가지는 3 단자 어레이 타입의 적층 세라믹 커패시터에 대하여 X2 길이에 따른 ESR 불량률을 측정하여 하기 표 1에 나타내었다. Y2는 30㎛로 고정하고 진행하였다.
| 외부전극 형성 방법 | X2 길이 | ESR 불량률 (%) | 판정 |
| 수지 전극층 미 도포 | - | 0% | OK |
| 바탕 전극층 모두 커버하도록 수지 전극층 도포 |
- | 1.05% | NG |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
0.5 ㎛ | 0.97% | NG |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
1 ㎛ | 0% | OK |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
20 ㎛ | 0% | OK |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
50 ㎛ | 0% | OK |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
100 ㎛ | 0% | OK |
상기 표 1에서 알 수 있듯이, X2 길이가 1 ㎛ 미만인 경우 ESR 개선 효과가 없었으며 1㎛ 이상에서 개선효과를 나타내었다. 다만, 서로 인접하는 단자 간에 10 ㎛ 정도의 여유가 있는 것이 쇼트 방지를 위하여 바람직하다.
실험 예 2
본 개시에 따른 1608 사이즈를 가지는 3 단자 어레이 타입의 적층 세라믹 커패시터에 대하여 Y2 길이에 따른 ESR 불량률을 측정하여 하기 표 2에 나타내었다. X2는 50㎛로 고정하고 진행하였다.
| 외부전극 형성 방법 | Y2 길이 | ESR 불량률 (%) | 판정 |
| 수지 전극층 미 도포 | - | 0% | OK |
| 바탕 전극층 모두 커버하도록 수지 전극층 도포 |
- | 1.27% | NG |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
0.5 ㎛ | 1.13% | NG |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
1 ㎛ | 0% | OK |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
10 ㎛ | 0% | OK |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
30 ㎛ | 0% | OK |
| 바탕 전극층 단부 노출되도록 수지 전극층 도포 |
50 ㎛ | 0% | OK |
상기 표 2에서 알 수 있듯이, Y2 길이가 1 ㎛ 미만인 경우 ESR 개선 효과가 없었으며 1㎛ 이상에서 개선효과를 나타내었다. 다만, 서로 마주보는 단자 간에 10 ㎛ 정도의 여유가 있는 것이 쇼트 방지를 위하여 바람직하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 세라믹 바디
11: 유전체 층
21, 22: 내부 전극
31, 32, 33, 34, 35, 36: 외부 전극
41, 42: 세라믹 적층부
51, 53: 커버부
52: 버퍼부
100: 적층 세라믹 전자부품
11: 유전체 층
21, 22: 내부 전극
31, 32, 33, 34, 35, 36: 외부 전극
41, 42: 세라믹 적층부
51, 53: 커버부
52: 버퍼부
100: 적층 세라믹 전자부품
Claims (17)
- 각각 복수의 유전체층 및 복수의 내부 전극을 갖는 복수의 세라믹 적층부를 포함하며, 제 1 방향으로 마주보는 제 1 면 및 제 2 면, 제 2 방향으로 마주보는 제 3 면 및 제 4 면 및 제 3 방향으로 마주보는 제 5 면 및 제 6 면을 갖는 세라믹 바디; 및
상기 세라믹 바디의 외부면에 배치되며, 각각 상기 세라믹 적층부의 내부 전극과 연결되는 바탕 전극층 및 상기 바탕 전극층의 단부의 적어도 일부가 노출되도록 상기 바탕 전극층 상에 배치되는 수지 전극층을 갖는 복수의 외부 전극; 을 포함하고,
상기 복수의 세라믹 적층부는 상기 세라믹 바디의 제 1 방향을 따라 소정 간격으로 배치되며, 각각 유전체층을 사이에 두고 상기 세라믹 바디의 제 2 방향의 제 3 면 및 제 4 면을 통해 번갈아 노출되도록 형성된 내부 전극을 포함하며,
상기 바탕 전극층은 상기 세라믹 바디의 제 2 방향의 제 3 면 및 제 4 면에 형성되어 상기 세라믹 적층부의 내부 전극과 연결되는 메인부 및 상기 메인부로부터 연장되며 상기 세라믹 바디의 제 3 방향의 제 5 면 및 제 6 면에 형성되는 연장부를 포함하고,
상기 수지 전극층은 상기 바탕 전극층의 메인부를 전체적으로 커버하며 상기 바디의 제3 면 또는 제4 면과 접하는 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 복수의 외부 전극은 각각 수지 전극층 상에 배치된 도금층을 더 포함하는 적층 세라믹 전자부품.
- 제 2 항에 있어서,
상기 도금층은 상기 바탕 전극층의 노출된 단부를 덮도록 배치되는 적층 세라믹 전자부품.
- 삭제
- 제 1 항에 있어서,
상기 복수의 외부 전극은 상기 세라믹 바디의 제 2 방향의 제 3 면 및 제 4 면을 통해서 상기 복수의 세라믹 적층부의 내부 전극과 각각 연결되는 것인 적층 세라믹 전자부품.
- 삭제
- 제 1 항에 있어서,
상기 수지 전극층은 상기 바탕 전극층의 연장부의 일부를 커버하는 적층 세라믹 전자부품.
- 삭제
- 제 1 항에 있어서,
상기 세라믹 바디의 제 1 방향을 기준으로 상기 바탕 전극층의 노출된 단부의 길이(X2)는 1㎛ 이상인 적층 세라믹 전자부품.
- 제 9 항에 있어서,
상기 세라믹 바디의 제 1 방향을 기준으로 서로 인접하는 바탕 전극층 간의 거리가 10 ㎛ 이상인 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 세라믹 바디의 제 2 방향을 기준으로 상기 바탕 전극층의 노출된 단부의 길이(Y2)는 1㎛ 이상인 적층 세라믹 전자부품.
- 제 11 항에 있어서,
상기 세라믹 바디의 제 2 방향을 기준으로 서로 마주보는 바탕 전극층 간의 거리가 10 ㎛ 이상인 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 바탕 전극층은 소성형 전극인 적층 세라믹 전자부품.
- 제 1 항 에 있어서,
상기 수지 전극층은 도전성 입자 및 열경화성 고분자를 포함하는 것인 적층 세라믹 전자부품.
- 제 2 항에 있어서,
상기 바탕 전극층은 상기 바탕 전극층의 단부를 통하여 상기 도금층과 직접 접촉하는 것인 적층 세라믹 전자부품.
- 삭제
- 상부에 복수의 전극 패드를 갖는 인쇄회로기판;
상기 인쇄회로기판 위에 설치된 제 1 항의 적층 세라믹 전자부품; 및
상기 전극 패드와 상기 적층 세라믹 전자부품을 연결하는 솔더; 를 포함하는 적층 세라믹 전자부품의 실장기판.
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