KR102029598B1 - 세라믹 전자 부품 - Google Patents

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구현희
이장열
이종호
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Abstract

본 발명의 일 실시형태에 따른 세라믹 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 바디의 제3 면에 배치되는 제1 접속부와 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 상기 바디의 제4 면에 배치되는 제2 접속부와 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 상기 제1 밴드부와 상기 바디 사이에 배치되며 상기 제1 밴드부의 끝단에서부터 상기 제3 면 방향으로 ℓ1만큼 연장되어 배치되는 제1 수지층; 및 상기 제2 밴드부와 상기 바디 사이에 배치되며 상기 제2 밴드부의 끝단에서부터 상기 제4 면 방향으로 ℓ2만큼 연장되어 배치되는 제2 수지층; 을 포함하고, 상기 ℓ1 및 ℓ2는 3㎛ 이상 200㎛ 이하이다.

Description

세라믹 전자 부품{CERAMIC ELECTRONIC COMPONENT}
본 발명은 세라믹 전자 부품에 관한 것이다.
세라믹 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
적층 세라믹 커패시터의 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 한다. 또한, 유효용량을 최대한 확보하기 위해서는 마진부, 커버부 및 외부 전극의 두께가 감소할 수 밖에 없어, 내습 신뢰성이 저하될 우려가 크다.
본 발명의 일 목적 중 하나는 내습 신뢰성이 우수한 세라믹 전자 부품을 제공하기 위함이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 바디의 제3 면에 배치되는 제1 접속부와 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 상기 바디의 제4 면에 배치되는 제2 접속부와 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 상기 제1 밴드부와 상기 바디 사이에 배치되며 상기 제1 밴드부의 끝단에서부터 상기 제3 면 방향으로 ℓ1만큼 연장되어 배치되는 제1 수지층; 및 상기 제2 밴드부와 상기 바디 사이에 배치되며 상기 제2 밴드부의 끝단에서부터 상기 제4 면 방향으로 ℓ2만큼 연장되어 배치되는 제2 수지층; 을 포함하고, 상기 ℓ1 및 ℓ2는 3㎛ 이상 200㎛ 이하인 세라믹 전자 부품을 제공한다.
본 발명의 여러 효과 중 일 효과로서, 바디와 외부 전극의 밴드부 사이에 배치되는 수지층의 길이를 제어함으로써 수분 침투 경로를 차단하여 내습 신뢰성이 향상된 세라믹 전자 부품을 제공할 수 있는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 5는 실시예 1 및 2의 ℓr에 따른 투습율을 나타낸 그래프이다.
도 6은 물에 의한 접촉각(contact angle)을 설명하기 위한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
세라믹 전자 부품
도 1 및 도 2는 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 바디의 제3 면에 배치되는 제1 접속부(131a)와 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부(131b)를 포함하는 제1 외부 전극(131); 상기 바디의 제4 면에 배치되는 제2 접속부(132a)와 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부(132b)를 포함하는 제2 외부 전극(132); 상기 제1 밴드부와 상기 바디 사이에 배치되며 상기 제1 밴드부의 끝단(e1)에서부터 상기 제3 면 방향으로 ℓ1만큼 연장되어 배치되는 제1 수지층(142); 및 상기 제2 밴드부와 상기 바디 사이에 배치되며 상기 제2 밴드부의 끝단(e2)에서부터 상기 제4 면 방향으로 ℓ2만큼 연장되어 배치되는 제2 수지층; 을 포함하고, 상기 ℓ1 및 ℓ2는 3㎛ 이상 200㎛ 이하이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께는 특별히 한정할 필요는 없다.
다만, 유전체층을 0.6㎛ 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.4㎛ 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다.
하술하는 바와 같이 본 발명의 일 실시형태에 따라, ℓ1 및 ℓ2를 3㎛ 이상 200㎛ 이하로 확보하는 경우, 세라믹 전자 부품의 내습 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께가 0.4㎛ 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 두께가 0.4㎛ 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
이때, 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다.
커버부(112)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
커버부(112)의 두께는 특별히 한정할 필요는 없다. 다만, 세라믹 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112)의 두께(tp)는 20㎛ 이하일 수 있으며, 이 경우 수분 침투 경로가 단축되기 때문에 내습신뢰성이 저하될 우려가 있다.
하술하는 바와 같이 본 발명의 일 실시형태에 따라, ℓ1 및 ℓ2를 3㎛ 이상 200㎛ 이하로 확보하는 경우, 세라믹 전자 부품의 내습 신뢰성을 향상시킬 수 있기 때문에, 커버부(112)의 두께(tp)가 20㎛ 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다.
따라서, 커버부(112)의 두께(tp)가 20㎛ 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.
내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다. 다만, 세라믹 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께(te)는 0.4㎛ 이하일 수 있다.
제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부전극(121, 122)의 평균 두께를 의미할 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
외부 전극(131,132)은 바디(110)에 배치되며, 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131,132)을 포함할 수 있다.
제1 외부 전극(131)은 바디의 제3 면에 배치되는 제1 접속부(131a)와 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부(131b)를 포함할 수 있다.
제2 외부 전극(132)은 바디의 제4 면에 배치되는 제2 접속부(132a)와 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부(132b)를 포함할 수 있다.
제1 수지층(141)은 제1 밴드부(131b)와 상기 바디(110) 사이에 배치되며 상기 제1 밴드부의 끝단(e1)에서부터 상기 제3 면 방향으로 ℓ1만큼 연장되어 배치될 수 있다.
제2 수지층(142)은 제2 밴드부(132b)와 상기 바디(110) 사이에 배치되며 상기 제2 밴드부의 끝단(e2)에서부터 상기 제4 면 방향으로 ℓ2만큼 연장되어 배치될 수 있다.
바디(110)와 밴드부(131b, 132b)의 끝단(e1, e2) 간에는 들뜸 현상이 발생할 수 있으며, 이는 수분 침투의 주요 경로가 되어 내습 신뢰성이 저하되는 주요 원인이 될 수 있다.
이에 본 발명에서는 밴드부(131b, 132b)와 바디(110) 사이에 수지층(141, 142)을 배치하여 수분 침투 경로를 차단함으로써 내습 신뢰성을 향상시키고자 하였다.
특히, 제1 수지층(141)이 제1 밴드부의 끝단(e1)에서부터 상기 제3 면 방향으로 연장된 길이인 ℓ1 및 제2 수지층(141)이 제2 밴드부의 끝단(e2)에서부터 상기 제4 면 방향으로 연장된 길이인 ℓ2를 3㎛ 이상 200㎛ 이하로 확보하는 경우 내습 신뢰성을 확보하면서도 세라믹 전자 부품의 소형화 및 고용량화를 달성할 수 있다.
ℓ1 또는 ℓ2가 3㎛ 미만인 경우에는 내습 신뢰성을 향상시키는 효과가 불충분할 수 있으며, ℓ1 또는 ℓ2가 200㎛ 초과인 경우에는 밴드부(131b, 132b)가 길어짐에 따라 외부 전극(131, 132)의 두께도 두꺼워져서 세라믹 전자 부품의 소형화 및 고용량화에 불리할 수 있다.
이때, 제1 및 제2 수지층(141, 142)은 실리콘계 수지 또는 불소계 수지를 포함할 수 있다.
도 5는 밴드부와 바디 사이에 형성된 수지층의 길이(ℓr)에 따른 투습력을 나타낸 그래프이다. 실시예 1은 실리콘 수지로 수지층을 형성한 경우이며, 실시예 2는 불소계 수지로 수지층을 형성한 경우이다.
도 6은 코팅층(20)에 물(10)을 접촉시킨 경우 접촉각(contact angle, θ)을 설명하기 위한 도면이다.
도 5를 참조하면, 실리콘 수지로 수지층을 형성한 실시예 1의 경우, 수지층의 길이(ℓr)가 3㎛ 이상인 경우 투습율이 5000mg/(m2*day) 이하로 낮아져 충분한 내습 신뢰성을 확보할 수 있음을 알 수 있다. 따라서, 제1 및 제2 수지층(141, 142)의 투습율은 5000mg/(m2*day) 이하일 수 있다.
불소계 수지로 수지층을 형성한 실시예 2의 경우, 실리콘 2 보다는 투습율이 높은 것을 알 수 있다. 그러나 도 6을 참조하면, 불소계 수지는 발수성이 우수하기 때문에 θ가 90° 이상일 수 있으며, 이에 따라 수분이 바디로 젖어드는 것(wetting)을 억제함으로써 실리콘 수지보다 투습율이 다소 높더라도 내습 신뢰성을 확보할 수 있다.
또한, 제1 및 제2 수지층(141, 142)은 진공 함침 공법을 통해 형성될 수 있다.
바디(110)에 제1 및 제2 외부 전극(131, 132)을 형성한 후, 수지　함유 용액으로 진공 함침을 실시하여 바디(110)와 밴드부(131b, 132b)의 끝단(e1, e2) 간에 발생한 틈에 제1 및 제2 수지층을 형성할 수 있다.
또한, 바디(110), 제1 및 제2 외부 전극(131, 132)의 외표면은 공극을 포함하며, 상기 공극에는 수지가 배치되어 있을 수 있다.
바디(110), 제1 및 제2 외부 전극(131, 132)의 외표면에 형성된 공극은 수분 침투 경로로 작용할 수 있으므로, 공극에 수지를 배치함으로써 바디(110), 제1 및 제2 외부 전극(131, 132)의 외표면을 통한 수분 침투 경로를 차단하여 내습 신뢰성을 향상시킬 수 있다.
이는 상술한 진공 함침 공법을 이용하여 바디(110)와 밴드부(131b, 132b) 간에 발생한 틈에 제1 및 제2 수지층(141, 142)을 형성하는 과정에서 바디(110), 제1 및 제2 외부 전극(131, 132)의 외표면의 공극에도 수지　함유 용액 충전됨으로써 형성될 수 있다. 수지 함유 용액으로 실리콘 수지 또는 불소계 수지를 사용함에 따라, 바디(110), 제1 및 제2 외부 전극(131, 132)의 외표면의 공극에 충전된 수지는 실리콘 수지 또는 불소계 수지일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
예를 들어, 제1 및 제2 외부 전극(131, 132)은 도전성 금속 및 글라스를 포함하는 소성 전극이거나, 도전성 금속 및 베이스 수지를 포함하는 수지계 전극일 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
다만, 제1 및 제2 외부 전극(131, 132)이 도전성 금속 및 글라스를 포함하는 소성 전극인 경우, 접속부(131a, 132a)와 밴드부(131b, 132b)가 만나는 코너부의 두께가 얇게 형성되거나, 바디(110)와 밴드부(131b, 132b) 끝단(E) 간의 들뜸 현상이 발생할 가능성이 높기 때문에 내습 신뢰성이 특히 문제될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)이 도전성 금속 및 글라스를 포함하는 경우 본 발명에 따른 내습 신뢰성 향상 효과가 보다 효과적일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 배치될 수 있다. 도금층은 실장 특성을 향상시키는 역할을 할 수 있다.
도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 제1 및 제2 외부 전극(131, 132) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
또한, 세라믹 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 세라믹 전자 부품에서 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 바디의 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하일 수 있다.
즉, 0402(0.4mm×0.2mm) 사이즈 이하의 세라믹 전자 부품일 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 세라믹 전자 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112: 커버부
131,132: 외부 전극
141, 142: 수지층

Claims (10)

  1. 유전체층 및 상기 유전체층을 사이에 두고 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 바디의 제3 면에 배치되는 제1 접속부와 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극;
    상기 바디의 제4 면에 배치되는 제2 접속부와 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극;
    상기 제1 밴드부와 상기 바디 사이에 배치되며 상기 제1 밴드부의 끝단에서부터 상기 제3 면 방향으로 ℓ1만큼 연장되어 배치되는 제1 수지층; 및
    상기 제2 밴드부와 상기 바디 사이에 배치되며 상기 제2 밴드부의 끝단에서부터 상기 제4 면 방향으로 ℓ2만큼 연장되어 배치되는 제2 수지층; 을 포함하고, 상기 ℓ1 및 ℓ2는 3㎛ 이상 200㎛ 이하인 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 수지층은 실리콘계 수지 또는 불소계 수지를 포함하는
    세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 수지층의 투습율은 5000mg/(m2*day) 이하인
    세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 바디, 제1 및 제2 외부 전극의 외표면은 공극을 포함하며, 상기 공극에는 수지가 배치되어 있는
    세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 수지는 실리콘계 수지 또는 불소계 수지를 포함하는
    세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 도전성 금속 및 글라스를 포함하는
    세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 전극 상에 배치되는 도금층을 더 포함하는
    세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 유전체층의 두께는 0.4㎛ 이하이고, 상기 제1 및 제2 내부 전극의 두께는 0.4㎛ 이하인
    세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부전극을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부의 두께는 20㎛ 이하인
    세라믹 전자 부품.
  10. 제1항에 있어서,
    상기 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하인
    세라믹 전자 부품.
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