KR20190116134A - 적층 세라믹 전자 부품 - Google Patents

적층 세라믹 전자 부품

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KR20190116134A
KR20190116134A KR1020190086246A KR20190086246A KR20190116134A KR 20190116134 A KR20190116134 A KR 20190116134A KR 1020190086246 A KR1020190086246 A KR 1020190086246A KR 20190086246 A KR20190086246 A KR 20190086246A KR 20190116134 A KR20190116134 A KR 20190116134A
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ceramic electronic
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강소라
홍기표
박병규
이종호
박정민
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삼성전기주식회사
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Abstract

본 발명의 일 실시예는 유전체층, 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 적층부, 및 상기 적층부의 제1 내지 제6 면에 배치되고, 제1 및 제2 접속부를 가지는 코팅층을 포함하는 바디; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 접속되고 상기 바디의 제3 면 및 제4면에 배치되는 제1 및 제2 외부 전극을 포함하고, 상기 제1 및 제2 내부 전극과 상기 제1 및 제2 외부 전극은 각각 상기 제1 및 제2 접속부를 통해 접속하는 적층 세라믹 전자 부품을 제공할 수 있다.

Description

적층 세라믹 전자 부품 {MULTI-LAYERED CERAMIC ELECTROIC COMPONENTS}
본 발명은 적층 세라믹 전자 부품에 관한 것이다.
커패시터 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
최근 세라믹 전자부품, 특히 적층형 케페시터의 초고용량화가 요구되고 있다. 이에 대응하기 위해, 적층 세라믹 전자 부품의 유효 부피를 최대화하기 위한 방법 들이 연구되고 있다.
상기 유효 부피를 최대화하는 방법 중, 내부 전극의 폭 방향에 별도의 마진부를 부착하는 방법이 제시되고 있으나, 이러한 방법은 공정이 복잡한 문제점이 있다. 또한 마진부의 접착 및 박층화에 따른 내습 신뢰성이 저하되는 문제점이 있다.
따라서, 초고용량 적층 세라믹 커패시터의 상업적 적용을 위해서는 내부 전극과 외부 전극의 연결성을 유지하면서도, 내습 신뢰성을 개선할 수 있는 적층 세라믹 커패시터의 구조를 개발할 필요성이 제기되고 있다.
본 발명의 일 목적은 내습 신뢰성이 개선된 적층 세라믹 전자 부품을 제공하는 것이다.
본 발명의 다른 목적은 기계적 강도가 향상된 적층 세라믹 전자 부품을 제공하는 것이다.
본 발명의 또 다른 목적은 내부 전극의 노출 면적을 조절하여 전극 연결성을 향상시킨 적층 세라믹 전자 부품을 제공하는 것이다.
본 발명의 일 실시예는 유전체층, 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 적층부, 및 상기 적층부의 제1 내지 제6 면에 배치되고, 제1 및 제2 접속부를 가지는 코팅층을 포함하는 바디; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 접속되고 상기 바디의 제3 면 및 제4면에 배치되는 제1 및 제2 외부 전극을 포함하고, 상기 제1 및 제2 내부 전극과 상기 제1 및 제2 외부 전극은 각각 상기 제1 및 제2 접속부를 통해 접속하는 적층 세라믹 전자 부품을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 단일한 코팅층을 적용하여 기계적 강도를 향상시켜 크랙 발생을 방지하고, 내습 신뢰성을 개선할 수 있다.
본 발명의 다른 실시예에 따르면, 코팅층의 조도를 조절하여 바디와 외부 전극의 고착력을 향상시켜, 기계적 강도가 향상된 적층 세라믹 전자 부품을 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 바디의 모든 면에 코팅층을 형성한 후, 접속부를 형성함으로써, 접속부의 구조 및 크기 등을 자유롭게 조절할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 코팅층이 배치된 바디를 개략적으로 나타내는 사시도이다.
도 4는 도 1의 내부를 투영하여 나타낸 사시도이다.
도 5는 도 1의 I-I'에 따른 단면도이다.
도 6은 도 1의 II-II'에 따른 단면도이다.
도 7은 도 1의 평면도이다.
도 8은 도 3의 A 영역의 확대도이다.
도 9는 본 발명의 다른 실시예에 따른 적층 세라믹 전자 부품의 바디를 개략적으로 나타내는 사시도이다.
도 10은 도 9의 바디에 외부 전극이 배치된 구조를 개략적으로 나타내는 사시도이다.
도 11은 도 10의 I-I'에 따른 단면도이다.
도 12는 도 10의 II-II'에 따른 단면도이다.
도 13은 도 10의 평면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명의 실시예를 명확하게 설명하기 위해 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 바디(110)의 길이 방향(제1 방향), 폭 방향(제2 방향) 및 두께 방향(제3 방향)을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1 내지 8은 본 발명에 따른 적층 세라믹 전자 부품의 일 실시예를 나타내는 도면이다. 도 1 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품(100)은 유전체층(111), 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 제1 및 제2 내부 전극(121, 122)의 적층 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 및 제2 면(1, 2)과 연결되고 상기 제3 및 제4 면(3, 4)과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 적층부 및 상기 적층부(110)의 제1 내지 제6 면에 배치되고, 제1 및 제2 접속부(161, 162)를 가지는 코팅층(151)을 포함하는 바디(110); 및 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 접속되고 상기 바디의 제3 면 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
이 때, 상기 제1 및 제2 내부 전극(121, 122)과 상기 제1 및 제2 외부 전극(131, 132)은 각각 상기 제1 및 제2 접속부(161, 162)를 통해 접속될 수 있다. 제1 및 제2 내부 전극(121, 122)과 상기 제1 및 제2 외부 전극(131, 132)이 각각 상기 제1 및 제2 접속부(161, 162)를 통해 접속된다는 것은, 상기 제1 및 제2 접속부(161, 162)를 통해 제1 및 제2 내부 전극(121, 122)과 상기 제1 및 제2 외부 전극(131, 132)이 각각 전기적으로 연결되는 것을 의미할 수 있으며, 제1 및 제2 내부 전극(121, 122)과 상기 제1 및 제2 외부 전극(131, 132)이 상기 제1 및 제2 접속부(161, 162)에서 접하여 있는 구조를 의미할 수 있다. 상기와 같이 제1 및 제2 내부 전극(121, 122)과 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 접속부(161, 162)를 통해 연결되는 경우, 상기 제1 및 제2 접속부(161, 162)는 전기적 연결 통로로 기능할 수 있다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디에 포함된 세라믹 분말의 수축으로 인하여, 바디는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 또한, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
상기 적층부는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
본 발명의 일례에서, 복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 적층부(110)의 상기 제1 방향(X 방향)의 일 면으로 노출될 수 있다. 상기 제2 내부 전극(122)은 상기 적층부(110)의 상기 제1 방향(X 방향)의 타 면으로 노출될 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.4 um 이하일 수 있다. 상기 내부 전극의 평균 두께는 소성된 내부 전극의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 제1 및 제2 내부 전극의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
본 발명의 일례에서, 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 커버부(112)가 형성될 수 있다. 이때, 커버부(112)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
상기 커버부(112)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(131, 132)은 각각 바디의 제1 방향의 양면에 배치될 수 있다. 상기 제1 및 제2 외부 전극(131, 132)은 바디의 제3 면 및 제4 면에 각각 배치될 수 있다. 상기 제1 및 제2 외부 전극(131, 132)은 바디(110)의 상기 제3 방향(Z 방향)의 양 면으로 연장되어 배치될 수 있으며, 바디(110)의 상기 제2 방향(Y 방향)의 양 면으로도 연장되어 배치될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 상기 바디의 제1 및 제2 면(1, 2)의 일부까지 연장되어 배치될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 바디의 제5 및 제6 면(5, 6)의 일부까지도 연장되어 배치될 수 있다.
제1 및 제2 외부 전극(131, 132) 의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 페이스트에 바디를 딥핑하여 형성하거나, 금속 페이스트를 건조시킨 건조막을 바디의 제3 면 및 제4 면 상에 전사하여 형성할 수 있다.
본 발명에 따른 일 실시형태에서, 제1 및 제2 외부 전극(131, 132)은 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 사용할 수 있다. 또한, 기판과의 실장성을 향상시키기 위하여, 제1 및 제2 외부 전극(131, 132) 상에 도금층이 형성될 수 있다.
도 3은 코팅층이 배치된 바디를 개략적으로 나타내는 모식도이다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품은 적층부의 제1 면 내지 제6 면에 코팅층(151)이 배치될 수 있다. 적층부의 제1 면 내지 제6 면에 코팅층(151)이 배치된다는 것은, 실질적으로 바디의 모든 면에 코팅층(151)이 배치되는 것을 의미할 수 있다.
상기 코팅층(151)은 절연 물질로 이루어질 수 있으며, 예를 들어, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 코팅층(151)은 전술한 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
이러한 코팅층(151)은 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있으며, 외부의 수분이나 오염 물질 등의 침입을 차단하는 역할을 수행하여 본 발명에 따른 적층 세라믹 전자 부품의 내습 신뢰성을 향상시킬 수 있다.
상기 코팅층(151)은 단일한 층일 수 있다. 코팅층(151)이 단일한 층이라는 것은, 바디의 각 면에 분리된 형태의 코팅층(151)이 형성되는 것이 아니라, 코팅층(151)이 일체로 형성되는 것을 의미할 수 있다. 이처럼 코팅층(151)이 단일한 층인 경우 연결 부위가 존재하지 않음으로 인하여 수분 침투 등 외부 물질의 침입을 효과적으로 방지하여 내습 신뢰성을 더욱 향상시킬 수 있다. 또한 별도의 분리된 층을 결합한 경우에 비하여 우수한 기계적 강도를 가질 수 있으며, 크랙 등을 효과적으로 방지할 수 있다.
종래의 경우 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하였다. 하지만 이경우, 수십 내지 수백층의 유전체층을 적층하게 되면 유전체층이 단차를 메우기 위하여 연신하게 되며, 내부 전극도 함께 휘게 되는 문제점이 있다. 또한 상기 문제를 해결하기 위해 별도의 마진부를 바디에 부착하는 경우, 마진부가 부착된 부분으로 수분이 침투하거나 부착 부위가 벌어지는 등의 문제점이 있었다. 본 발명은 코팅층(151)을 단일한 층으로 형성하여 상기 문제점을 모두 해결할 수 있다.
코팅층(151)을 형성하는 방법은 특별히 제한하지 않으며, 예를 들어 세라믹을 포함하는 슬러리를 도포 또는 분무하고, 이를 소성하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 코팅층(151)은 중심선 평균 거칠기(Ra)가 0.01 um 내지 1 um의 범위 내일 수 있다. 본 명세서에서 「중심선 평균 거칠기(Ra)」란, 가상의 중심선에 대한 거리의 평균값을 의미할 수 있으며, Mitutoyo사의 표면 조도 측정기 SV-3200 등을 이용하여 측정한 값일 수 있다. 도 8은 도 3의 A 영역의 확대도이다. 도 8을 참조하면, 코팅층(151)의 표면은 요철(171)이 형성되어 있을 수 있으며, 상기 요철(171)이 상기 중심선 평균 거칠기(Ra)의 범위를 만족시킬 수 있다. 상기 중심선 평균 거칠기(Ra)는 0.01 um 이상, 0.02 um 이상, 0.03 um 이상, 0.04 um 이상, 0.05 um 이상, 0.06 um 이상, 0.07 um 이상, 0.08 um 이상, 0.09 um 이상 또는 0.10 um 이상일 수 있으며, 1.0 um 이하, 0.95 um 이하, 0.90 um 이하, 0.85 um 이하, 0.80 um 이하, 0.75 um 이하 또는 0.70 um 이하일 수 있으나 이에 제한되는 것은 아니다. 본 발명의 코팅층의 중심선 평균 거칠기(Ra)가 상기 범위를 만족하는 경우, 코팅층의 표면과 외부 전극 사이의 앵커링 효과(Anchoring Effect)로 인하여, 외부 전극과 세라믹 바디 사이의 고착력이 향상될 수 있으며, 이에 따라 본 발명에 따른 적층 세라믹 전자 부품의 기계적 강도를 향상시킬 수 있다.
코팅층(151)이 전술한 중심선 평균 거칠기(Ra)를 가지도록 하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 스프레이 건으로 세라믹을 포함하는 슬러리를 분무하여 조도를 형성하거나, 또는 소성 후의 바디의 표면을 연마하는 등의 방법을 사용할 수 있다.
본 발명의 일 실시형태에서, 코팅층(151)의 폭, 길이 또는 두께의 최대값 대비 최소값의 비율은 0.7 내지 1.0의 범위 내일 수 있다. 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품은 코팅층을 단일한 층으로 형성함으로써 바디의 Y 방향의 양 방향에 마진부를 제거하여 내부 전극으로 인한 단차가 발생하는 것을 방지할 수 있다. 또한, 내부 전극이 휘는 것을 방지하여 내전압 특성이 감소하는 문제를 예방함으로써, 적층 세라믹 전자 부품의 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 접속부(161, 162)는 바디의 제3 면 및 제4 면에 배치될 수 있다. 도 3은 본 발명에 따른 적층 세라믹 전자 부품의 제1 및 제2 접속부(161, 162)를 나타내는 개략도이다. 도 3을 참조하면, 제1 접속부(161)는 바디의 제3 면에 배치될 수 있으며, 제2 접속부(162)는 바디의 제4 면에 배치될 수 있다. 상기 제1 접속부(161)는 제3 면과 제1 면이 만나는 모서리로부터 제3 면과 제2 면이 만나는 모서리에 이르는 영역에 배치될 수 있다. 또한, 상기 제2 접속부(162)는 제4 면과 제1 면이 만나는 모서리로부터 제4 면과 제2 면이 만나는 모서리에 이르는 영역에 배치될 수 있다. 상기 제1 및 제2 접속부(161, 162)는 바디의 최상단의 유전체층과 최하단의 유전체층이 노출되도록 배치되어 있는 것을 의미할 수 있으며, Z 방향으로 바디를 일부 관통하도록 배치되어 있을 수 있다.
이와 같이, 제1 및 제2 접속부(161, 162)를 바디의 제3 면 및 제4 면에 배치함으로써, 병목 타입의 칩과 유사한 형상을 가지도록 할 수 있으며, 내부 전극과 외부 전극의 연결성을 개선할 수 있다.
본 발명의 다른 실시예에서, 제1 및 제2 접속부(261, 262)는 바디의 제3 면 및 제4 면과, 상기 바디의 제1 면 및 제2 면에 연장되어 배치될 수 있다. 도 9는 본 실시예에 따른 바디의 형상을 개략적으로 나타내는 사시도이다. 도 9를 참조하면, 제1 및 제2 접속부(261, 262)는 바디의 제3 면 및 제4 면에 배치되는 것과 동시에, 바디의 제1 면 및 제2 면에도 연장되어 배치될 수 있다. 본 실시예와 같이, 제1 및 제2 접속부(261, 262)가 바디의 제1 및 제2 면에 연장되도록 배치하는 경우, 외부 전극과 바디의 접촉 면적을 더욱 증가시킬 수 있으며, 외부 전극의 고착력을 향상시킬 수 있다.
본 발명의 일 실시형태에서, 코팅층(161, 162)에 배치되는 접속부는 육면체 형상일 수 있다. 상기 접속부가 육면체 형상이라는 것은, 소성 과정에서의 수축으로 인한 변형 등을 포함하는 것으로, 완전한 직선을 가진 육면체 형상 만이 아니라, 실질적으로 육면체 형상으로 보이는 형상을 의미할 수 있다. 접속부가 육면체 형상이라는 것은 X, Y 및 Z 방향 중 어느 방향에서 보아도 단면이 사각형 형상인 것을 의미할 수 있다. 도 3을 참조하면, 코팅층(151)이 배치되는 바디의 제1 면 내지 제6 면 중 제3 면 및 제4 면에 배치되는 접속부(161)는 X, Y 및 Z 방향 각 방향에서의 단면이 사각형 형상을 가지는 것으로, 육면체 형상인 것을 확인할 수 있다.
본 발명의 일 예시에서, 제1 및 제2 접속부(161, 162)의 길이는 40um 이하일 수 있다. 도 3 및 도 7을 참조하면, 상기 제1 및 제2 접속부(161, 162)의 길이(ℓ)는 코팅층의 X 방향의 길이를 의미할 수 있다. 상기 제1 및 제2 접속부(161, 162)의 길이(ℓ)는 40 um 이하, 39 um 이하, 38 um 이하, 37 um 이하, 36 um 이하, 35 um 이하, 34 um 이하, 33 um 이하, 32 um 이하, 31 um 이하 또는 30 um 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나 예를 들어 1 um 이상일 수 있다.
본 발명의 일 실시형태에서, 제1 및 제2 접속부의 폭(161, 162)은 10 um 이상일 수 있다. 도 3 및 도 7을 참조하면, 상기 제1 및 제2 접속부(161, 162)의 폭(w)은 코팅층이 존재하지 않는 부분의 Y 방향의 길이를 의미할 수 있다. 상기 제1 및 제2 접속부(161, 162)의 폭(w)은 10 um 이상, 11 um 이상, 12 um 이상, 13 um 이상, 14 um 이상 또는 15 um 이상일 수 있으며, 상한은 특별히 제한되지 않고 바디 및 코팅층의 폭을 더한 값 보다 작거나 같을 수 있다.
코팅층(151)에 제1 및 제2 접속부(161, 162)를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 바디 상에 전술한 코팅층을 형성한 후, 바디의 제3 및 제4 면 상에 레이저 커터, 휠 커터 또는 그라인더 등을 이용하여 형성된 코팅층을 제거하여 상기 제1 및 제2 접속부(161, 162)를 형성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
151: 코팅층
161, 162, 261, 262: 접속부

Claims (10)

  1. 유전체층, 제1 및 제2 내부 전극,
    상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 적층부, 및
    상기 적층부의 제1 내지 제6 면에 배치되고, 제1 및 제2 접속부를 가지는 코팅층을 포함하는 바디; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 접속되고 상기 바디의 제3 면 및 제4면에 배치되는 제1 및 제2 외부 전극;을 포함하고,
    상기 제1 및 제2 내부 전극과 상기 제1 및 제2 외부 전극은 각각 상기 제1 및 제2 접속부를 통해 접속하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 코팅층은 단일한 층인 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 코팅층은 세라믹 재료를 포함하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 코팅층은 중심선 평균 거칠기(Ra)가 0.01 um 내지 1 um의 범위 내인 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 코팅층의 폭, 길이 또는 두께의 최대값 대비 최소값의 비율은 0.7 내지 1.0의 범위 내인 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 접속부는 직육면체 형상인 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 접속부는 바디의 제3 면 및 제4 면에 배치되는 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 접속부는 바디의 제3 면 및 제4 면과, 상기 바디의 제1 면 및 제2 면에 연장되어 배치되는 적층 세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 접속부의 길이는 40um 이하인 적층 세라믹 전자 부품.
  10. 제1항에 있어서,
    상기 제1 및 제2 접속부의 폭은 10um 이상인 적층 세라믹 전자 부품.
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