KR20210071920A - 적층 세라믹 커패시터 - Google Patents

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KR20210071920A
KR20210071920A KR1020210074814A KR20210074814A KR20210071920A KR 20210071920 A KR20210071920 A KR 20210071920A KR 1020210074814 A KR1020210074814 A KR 1020210074814A KR 20210074814 A KR20210074814 A KR 20210074814A KR 20210071920 A KR20210071920 A KR 20210071920A
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김휘대
윤찬
조지홍
박상수
신우철
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치된 제1 및 제2 내부 전극을 포함하며, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제1 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 제2 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및 상기 제1 및 제2 내부 전극과 전기적으로 연결되며 상기 세라믹 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 세라믹 바디의 제1 면에 대한 제1 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제1 각도라 할 때, 상기 제1 각도의 총 합계는 10° 미만인 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터 {MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 구체적으로는 전계 특성이 우수한 적층 세라믹 커패시터에 관한 것이다.
최근, 전자 제품의 소형화, 슬림화 및 다기능화에 따라 적층 세라믹 커패시터도 소형화가 요구되고 있으며, 적층 세라믹 커패시터의 실장도 고 집적화되고 있다. 이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
하지만, 적층 세라믹 커패시터는 고용량 확보를 위해 내부 전극 및 유전체층을 박층화 할수록 외력에 의한 변형이 일어나기 쉬운 문제점이 있다. 특히 내부 전극이 휘거나 변형되는 경우 설계상의 전계 특성이 구현되지 않을 가능성이 높아진다.
따라서, 고용량이면서 두께가 얇은 적층 세라믹 커패시터의 상업적 적용을 위해서는 외력에 의한 변형이 적고 신뢰성을 담보할 수 있는 적층 세라믹 커패시터의 구조를 제공하여 구조적 신뢰성을 향상시킬 필요성이 제기되고 있다.
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 구체적으로는 전계 특성 및 신뢰성이 우수한 적층 세라믹 커패시터에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치된 제1 및 제2 내부 전극을 포함하며, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제1 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 제2 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및 상기 제1 및 제2 내부 전극과 전기적으로 연결되며 상기 세라믹 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 세라믹 바디의 제1 면에 대한 제1 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제1 각도라 할 때, 상기 제1 각도의 총 합계는 10° 미만인 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치된 제1 및 제2 내부 전극을 포함하며, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제1 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 제2 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및 상기 제1 및 제2 내부 전극과 전기적으로 연결되며 상기 세라믹 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 세라믹 바디의 제1 면에 대한 제2 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제2 각도라 할 때, 상기 제2 각도의 총 합계는 10° 미만인 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 일 실시형태에 따르면, 우수한 전계 특성을 가지는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 다른 실시형태에 따르면, 내부 전극의 변형을 억제한 적층 세라믹 커패시터를 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 3의 A 영역에 대한 확대도이다.
도 5는 도 3의 B 영역에 대한 확대도이다.
도 6은 내부 전극의 각도 변화에 따른 전계 특성의 변화를 나타내는 이미지이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향으로 적층되도록 배치된 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 및 제2 내부 전극(121, 122)의 적층 방향으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 제1 방향으로 서로 대향하는 제3 및 제4 면(S3, S4), 상기 제1 및 제2 면(S1, S2)과 연결되고 상기 제3 및 제4 면(S3, S4)과 연결되며 제2 방향으로 서로 대향하는 제5 및 제6 면(S5, S6)을 포함하는 세라믹 바디(110); 및 상기 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결되며 상기 세라믹 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극(131, 132);을 포함할 수 있다.
이때, 상기 세라믹 바디의 제1 면에 대한 제1 내부 전극(121)의 제2 방향의 수평 각도의 절대값을 내부 전극의 제1 각도라 할 때, 상기 제1 각도의 총 합계는 10° 미만일 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'X' 방향 또는 '제1' 방향, '폭 방향'은 'Y' 방향 또는 '제2' 방향, '두께 방향'은 'Z' 방향 또는 '제3' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110)는 제3 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제1 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제2 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부 전극(121, 122)은 세라믹 바디의 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다. 상기 내부 전극(121, 122)은 서로 다른 극성을 갖는 제1 내부 전극(121) 및 제2 내부 전극(122)을 한 쌍으로 할 수 있다. 제1 내부 전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부 전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다.
상기 세라믹 바디의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부 전극(131, 132)이 형성되어 상기 내부 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
본 발명의 일례에서, 세라믹 바디의 제1 및 제3 방향과 수직인 제2 방향(Y 방향)의 양 면(제5 면 및 제6 면)에 마진부가 배치될 수 있다.
종래에는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하였다. 하지만 이경우, 수십 내지 수백층의 유전체층을 적층하게 되면 유전체층이 단차를 메우기 위하여 연신하게 되며, 내부 전극도 함께 휘게 된다. 내부 전극이 휘게 되면 해당 부분에서 내전압 특성(BDV; Breakdown Voltage)이 감소하는 문제가 발생하게 된다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 내부 전극의 제2 방향 양 면에 마진 영역을 제거하여 내부 전극으로 인한 단차가 발생하는 것을 방지함으로써, 내부 전극이 후술하는 각도를 가질 수 있다. 또한, 내부 전극이 휘는 것을 방지하여 내전압 특성이 감소하는 문제를 예방함으로써, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
이와 함께, 세라믹 바디의 제2 방향 양 면에 마진부를 배치함으로써, 내부 전극들을 보호할 수 있다. 또한, 마진부를 별도로 형성하기 때문에, 내부 전극의 정렬 어긋남 등의 제조 오차를 고려할 필요성이 없다. 따라서, 마진부의 두께(Wm)을 종래 마진 영역의 두께보다 작게 설정할 수 있으므로, 적층 세라믹 커패시터의 단위 부피당 용량을 향상시킬 수 있다.
따라서, 바디(100)가 마진부를 포함하는 경우, 상기 마진부는 제1 내부 전극 및 제2 내부 전극이 노출되는 제2 방향의 양면(제5 면 및 제6 면)에 배치될 수 있다.
마진부는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 마진부는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
마진부를 형성하는 방법은 특별히 제한하지 않으며, 예를 들어 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 세라믹 바디의 제2 방향 양 면에 제2 방향으로 적층하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 커패시터는 유전체층(111)을 사이에 두고 서로 번갈아 배치되는 복수의 내부 전극(121, 122)을 포함할 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
본 발명의 일 실시예에서, 세라믹 바디(110)의 제1 면(S1)에 대한 제1 내부 전극(121)의 제2 방향의 수평 각도의 절대값을 제1 내부 전극(121)의 제1 각도라 할 때, 제1 각도의 총 합계는 10° 미만일 수 있다. 제1 내부 전극(121)의 제1 각도의 총 합계는, 제1 내부 전극의 Y 방향 끝단에서 XY 평면에 대한 수평 각도를 각각 측정한 값의 절대값을 모두 더한 값일 수 있으며, 제1 내부 전극과 마진부가 만나는 지점에서 측정한 XY 평면에 대한 수평 각도의 총 합일 수 있다. 도 4 및 도 5를 참조하면, 제1 내부 전극(121)의 XY 평면에 대한 수평 각도(θ1, θ3, …, θn-1, θ'2, θ'4, …, θ'n)의 총 합은 θ1+θ3+…θn-1+θ'2+θ'4+…θ'n로 표시될 수 있다. 상기 제1 내부 전극(121)의 제1 각도의 총 합계는 10° 미만, 9° 이하, 8° 이하, 7° 이하, 6° 이하 또는 5° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나 예를 들어, 0° 이상, 0° 초과, 0.2° 이상, 0.4° 이상, 0.6° 이상, 0.8° 이상 또는 1.0° 이상일 수 있다. 상기 제1 내부 전극의 제1 각도의 총 합계가 상기 범위를 만족함으로써, 보다 양호한 전계 특성을 확보할 수 있다.
하나의 예시에서, 제1 내부 전극(121)의 제1 각도의 최대값은 1° 이하일 수 있다. 상기 제1 각도의 최대값은 전체 제1 내부 전극의 제1 각도의 절대값 중 최대값을 의미할 수 있다. 상기 제1 각도의 최대값은 1.0° 이하, 0.9° 이하, 0.8° 이하, 0.7° 이하, 0.6° 이하 또는 0.5° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니며, 예를 들어 0° 이상 또는 0° 초과일 수 있다. 제1 내부 전극(121)의 제1 각도의 최대값을 상기 범위로 조절함으로써 전체 제1 각도를 전술한 범위를 만족하도록 할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)의 제1 각도의 합계는 5° 이하일 수 있다. 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)은 세라믹 바디의 제1 면(S1)과 가장 가까운 제1 내부 전극(121) 및 제2 면(S2)과 가장 가까운 제1 내부 전극(121)을 의미할 수 있다. 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)의 제1 각도의 합계는 5° 이하, 4.5° 이하, 4.0° 이하, 3.5° 이하, 3.0° 이하, 2.5° 이하 또는 2.0° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니며, 예를 들어 0° 이상 또는 0° 초과일 수 있다. 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)의 제1 각도의 합계가 상기 범위를 만족하는 경우 전체 제1 내부 전극이 균일한 전계를 형성하도록 할 수 있다.
본 발명의 다른 실시예에서, 세라믹 바디(110)의 제1 면(S1)에 대한 제2 내부 전극(122)의 제2 방향의 수평 각도의 절대값을 제2 내부 전극(122)의 제2 각도라 할 때, 제2 각도의 총 합계는 10° 미만일 수 있다. 제2 내부 전극(122)의 제2 각도의 총 합계는, 제2 내부 전극의 Y 방향 끝단에서 XY 평면에 대한 수평 각도를 각각 측정한 값의 절대값을 모두 더한 값일 수 있으며, 제2 내부 전극과 마진부가 만나는 지점에서 측정한 XY 평면에 대한 수평 각도의 총 합일 수 있다. 도 4 및 도 5를 참조하면, 제2 내부 전극(122)의 XY 평면에 대한 수평 각도(θ2, θ4, …, θn, θ'1, θ'3, …, θ'n-1)의 총 합은 θ2+θ4+ … +θn+θ'1+θ'3+ … +θ'n-1로 표시될 수 있다. 상기 제2 내부 전극(122)의 제2 각도의 총 합계는 10° 미만, 9° 이하, 8° 이하, 7° 이하, 6° 이하 또는 5° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나 예를 들어, 0° 이상, 0° 초과, 0.2° 이상, 0.4° 이상, 0.6° 이상, 0.8° 이상 또는 1.0° 이상일 수 있다. 상기 제2 내부 전극의 제2 각도의 총 합계가 상기 범위를 만족함으로써, 보다 양호한 전계 특성을 확보할 수 있다.
하나의 예시에서, 제2 내부 전극(122)의 제2 각도의 최대값은 1° 이하일 수 있다. 상기 제2 각도의 최대값은 전체 제2 내부 전극의 제2 각도의 절대값 중 최대값을 의미할 수 있다. 상기 제2 각도의 최대값은 1.0° 이하, 0.9° 이하, 0.8° 이하, 0.7° 이하, 0.6° 이하 또는 0.5° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니며, 예를 들어 0° 이상 또는 0° 초과일 수 있다. 제2 내부 전극(122)의 제2 각도의 최대값을 상기 범위로 조절함으로써 전체 제2 각도를 전술한 범위를 만족하도록 할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제2 내부 전극(122)의 제2 각도의 합계는 5° 이하일 수 있다. 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제2 내부 전극(122)은 세라믹 바디의 제1 면(S1)과 가장 가까운 제2 내부 전극(122) 및 제2 면(S2)과 가장 가까운 제2 내부 전극(122)을 의미할 수 있다. 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제2 내부 전극(122)의 제2 각도의 합계는 5° 이하, 4.5° 이하, 4.0° 이하, 3.5° 이하, 3.0° 이하, 2.5° 이하 또는 2.0° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니며, 예를 들어 0° 이상 또는 0° 초과일 수 있다. 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제2 내부 전극(122)의 제2 각도의 합계가 상기 범위를 만족하는 경우 전체 제2 내부 전극이 균일한 전계를 형성하도록 할 수 있다.
본 발명의 또 다른 실시예에서, 세라믹 바디(110)의 제1 면(S1)에 대한 제1 내부 전극(121)의 제2 방향의 수평 각도의 절대값을 제1 내부 전극(121)의 제1 각도라 하고, 제2 내부 전극(122)의 제2 방향의 수평 각도의 절대값을 제2 내부 전극(122)의 제2 각도라 할 때, 상기 제1 각도 및 제2 각도의 총 합계는 10° 미만일 수 있다. 도 4 및 도 5를 참조하면, 제1 내부 전극(121) 및 제2 내부 전극(122)의 XY 평면에 대한 제1 각도 및 제2 각도의 총 합은 θ1+θ2+θ+ … θn+θ'1+θ'2+ … +θ'n으로 표시될 수 있다. 상기 제1 각도 및 제2 각도의 총 합계는 10° 미만, 9° 이하, 8° 이하, 7° 이하, 6° 이하 또는 5° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나 예를 들어, 0° 이상, 0° 초과, 0.2° 이상, 0.4° 이상, 0.6° 이상, 0.8° 이상 또는 1.0° 이상일 수 있다. 상기 제1 각도 및 제2 각도의 총 합계가 상기 범위를 만족함으로써, 보다 양호한 전계 특성을 확보할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)의 제1 각도 및 제2 내부 전극(122)의 제2 각도의 합계는 5° 이하일 수 있다. 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)은 세라믹 바디의 제1 면(S1)과 가장 가까운 제1 내부 전극(121) 및 제2 면(S2)과 가장 가까운 제1 내부 전극(121)을 의미할 수 있고, 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제2 내부 전극(122)은 세라믹 바디의 제1 면(S1)과 가장 가까운 제2 내부 전극(122) 및 제2 면(S2)과 가장 가까운 제2 내부 전극(122)을 의미할 수 있다. 상기 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)의 제1 각도 및 제2 내부 전극(122)의 제2 각도의 합계는 5° 이하, 4.5° 이하, 4.0° 이하, 3.5° 이하, 3.0° 이하, 2.5° 이하 또는 2.0° 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니며, 예를 들어 0° 이상 또는 0° 초과일 수 있다. 세라믹 바디(110)의 제3 방향의 최외곽에 배치되는 제1 내부 전극(121)의 제1 각도 및 제2 내부 전극(122)의 제2 각도의 합계가 상기 범위를 만족하는 경우 전체 내부 전극이 균일한 전계를 형성하도록 할 수 있다.
전술한 제1 내부 전극 및/또는 제2 내부 전극의 제1 각도 및/또는 제2 각도를 만족하는 방법을 특별히 제한되지 않는다. 예를들어, 세라믹 그린 시트 및 내부 전극 패턴이 도포된 복수개의 시트를 적층한 후 레이저 커터 등으로 이를 절단하여 형성하거나, 유전체층 및 내부 전극 패턴이 목적하는 크기로 미리 절단된 건조막 등을 적층하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부 전극의 평균 두께는 0.4 um 이하일 수 있다. 상기 내부 전극의 평균 두께는 소성된 내부 전극의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 제1 및 제2 내부 전극의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부 전극(121)과 전기적으로 연결된 제1 외부 전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부 전극(132)을 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)은 각각 제1 및 제2 내부 전극(121, 122)과 접하여 배치될 수 있다. 제1 및 제2 외부 전극이 각각 제1 및 제2 내부 전극과 접하여 있다는 것은, 제1 내부 전극이 바디의 외부로 노출되는 부분을 통해 제1 외부 전극과 전기적으로 접속되어 있는 것을 의미할 수 있고, 제2 내부 전극이 바디의 외부로 노출되는 부분을 통해 제2 외부 전극과 전기적으로 접속되어 있는 것을 의미할 수 있다. 상기 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극이 노출되는 면과 접하여 있는 4개의 면의 일부까지 연장되어 배치될 수 있다.
제1 및 제2 외부 전극(131, 132) 의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 페이스트에 바디를 딥핑하여 형성하거나, 금속 페이스트를 건조시킨 건조막을 세라믹 바디의 제5면(S5) 및 제6면(S6) 상에 전사하여 형성할 수 있다.
본 발명에 따른 일 실시형태에서, 제1 및 제2 외부 전극(121, 122)은 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 사용할 수 있다. 또한, 기판과의 실장성을 향상시키기 위하여, 제1 및 제2 외부 전극(131, 132) 상에 도금층이 형성될 수 있다.
도 6은 본 발명에 따른 적층 세라믹 커패시터의 내부 전극의 각도에 대한 전계의 영향을 나타내는 도면이다. 도 6을 참조하면, 내부 전극의 각도가 커질수록 내부 전극에 가해지는 전계 강도가 증가하는 것을 확인할 수 있다. 특히, 내부 전극의 각도가 5° 변하는 경우 전기장의 강도가 20% 이상 증가하는 것을 확인할 수 있다.
따라서 본 발명에 따른 적층 세라믹 커패시터는 내부 전극의 각도를 소정의 범위로 조절함으로써, 내부 전극에 가해지는 전계의 영향을 일정하게 유지할 수 있으며, 각 내부 전극의 전계를 일정 범위로 조절하여 파괴 전압(BDV：Break Down Voltage)을 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치된 제1 및 제2 내부 전극을 포함하며, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제1 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 제2 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및
    상기 제1 및 제2 내부 전극과 전기적으로 연결되며 상기 세라믹 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고,
    상기 세라믹 바디의 제1 면에 대한 제1 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제1 각도라 할 때,
    상기 제1 각도의 총 합계는 10° 미만, 0° 초과이고,
    상기 세라믹 바디의 제1 면에 대한 제2 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제2 각도라 할 때, 상기 제2 각도의 총 합계는 10° 미만, 0° 초과인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 각도 및 제2 각도의 최대값은 1° 이하인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 각도 및 제2 각도의 총 합계는 5° 이하인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 각도 및 제2 각도의 총 합계는 3° 이하인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 두께는 0.4 μm 이하인 적층 세라믹 커패시터.
  6. 제2항에 있어서,
    상기 제1 및 제2 내부 전극의 두께는 0.4 μm 이하인 적층 세라믹 커패시터.
  7. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치된 제1 및 제2 내부 전극을 포함하며, 상기 제1 및 제2 내부 전극의 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제1 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 제2 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및
    상기 제1 및 제2 내부 전극과 전기적으로 연결되며 상기 세라믹 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고,
    상기 세라믹 바디의 제1 면에 대한 제1 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제1 각도라 하고, 상기 세라믹 바디의 제1 면에 대한 제2 내부 전극의 제2 방향의 수평 각도의 절대값을 내부 전극의 제2 각도라 할 때, 상기 제1 각도 및 제 2 각도의 최대값은 1° 이하인 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제1 각도의 총 합계는 10° 미만 0° 초과이고, 상기 제2 각도의 총 합계는 10° 미만 0° 초과인 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 제1 각도 및 제 2 각도의 총 합계는 5° 미만인 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 제1 각도 및 제 2 각도의 총 합계는 3° 이하인 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 제1 및 제2 내부 전극의 두께는 0.4 μm 이하인 적층 세라믹 커패시터.
  12. 제8항에 있어서,
    상기 제1 및 제2 내부 전극의 두께는 0.4 μm 이하인 적층 세라믹 커패시터.
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