KR101565651B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT, 상기 더미 전극층의 두께를 DT 및 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족하는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
또한, 유전체층의 박막화를 위해 최근에 미세한 세라믹 분말을 사용하여 유전체층을 형성한 세라믹 전자 부품들이 제조되고 있다.
또한, 전자 부품의 소형 고용량 추세에 따라 용량 비형성부인 커버층의 두께 역시 작아지고 있는 추세이다.
한편, 상기 적층 세라믹 전자부품은 자동차, 의료 기기 등과 같이 고 신뢰성을 요구하는 분야에 사용됨에 따라 고 신뢰성이 요구되고 있는 실정이다.
상기 고 신뢰성 확보에 있어서 문제가 되는 요소는 외부 충격에 의한 부품의 크랙 발생 및 그에 따른 장비의 오작동 등이 있을 수 있다.
상기와 같이 적층 세라믹 전자 부품의 휨크랙 발생을 막기 위한 연구 및 제품 개발은 계속 진행되고 있으나 그 한계가 있는 실정이다.
구체적으로, 휨크랙에 의한 쇼트 발생을 방지하기 위하여 길이 방향 마진을 길게 하거나, 실장시 리드 프레임을 사용하는 방법 및 외부 전극을 충격 흡수 소재로 제작하는 방법 등이 적용되어 왔다.
그러나, 길이 방향 마진을 길게 하는 방법은 고용량 적층 세라믹 전자 부품의 적용에는 어려움이 있으며, 에폭시 등의 폴리머 재료를 외부 전극에 적용하는 방법 역시 휨강도 보증 면에서 한계가 있는 실정이다.
또한, 금속 리드 프레임을 사용하는 방법은 제조 단가가 높으며, 실장 면적 및 높이에 제한이 있어 문제가 있다.
따라서, 외부 충격에 대한 강도를 향상함과 동시에 휨강도 특성을 개선할 수 있는 연구는 여전히 필요한 실정이다.
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT, 상기 더미 전극층의 두께를 DT 및 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시예에서, 상기 더미 전극층의 층수(DL)는 42 ≤ DL ≤ 92을 만족할 수 있다.
본 발명의 일 실시예에서, 상기 x는 9.0% 이상 16.2% 이하를 만족할 수 있다.
본 발명의 일 실시예에서, 상기 더미 전극층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 20 μm 이상의 거리를 가질 수 있다.
본 발명의 일 실시예에서, 상기 더미 전극층은 상기 세라믹 본체의 양 단면으로 노출될 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 42 ≤ DL ≤ 92을 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시예에서, 상기 더미 전극층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 20 μm 이상의 거리를 가질 수 있다.
본 발명의 일 실시예에서, 상기 더미 전극층은 상기 세라믹 본체의 양 단면으로 노출될 수 있다.
본 발명의 일 실시예에서, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT 및 상기 더미 전극층의 두께를 DT라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상 16.2% 이하를 만족할 수 있다.
본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는, 상기 적층 세라믹 커패시터는, 유전체층을 포함하는 세라믹 본체와 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT, 상기 더미 전극층의 두께를 DT 및 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시예에서, 상기 더미 전극층의 층수(DL)는 42 ≤ DL ≤ 92을 만족할 수 있다.
본 발명의 일 실시예에서, 상기 x는 9.0% 이상 16.2% 이하를 만족할 수 있다.
본 발명의 일 실시예에서, 상기 더미 전극층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 20 μm 이상의 거리를 가질 수 있다.
본 발명의 일 실시예에서, 상기 더미 전극층은 상기 세라믹 본체의 양 단면으로 노출될 수 있다.
본 발명에 따르면 상하 커버층 즉, 최외곽 내부전극의 외측에 더미 전극을 적층하고, 그 층수 및 위치를 조절함으로써, 적층 세라믹 전자부품의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2에서 S 영역의 확대도이다.
도 4는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2에서 S 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT, 상기 더미 전극층의 두께를 DT 및 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족할 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층으로 구성될 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 10.0 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하 면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 커버층은 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층(123)을 포함할 수 있다.
일반적으로, 상기 적층 세라믹 전자부품은 자동차, 의료 기기 등과 같이 고 신뢰성을 요구하는 분야에 사용됨에 따라 고 신뢰성이 요구되고 있는 실정이다.
상기 고 신뢰성 확보에 있어서 문제가 되는 요소는 외부 충격에 의한 부품의 크랙 발생 및 그에 따른 장비의 오작동 등이 있을 수 있다.
상기와 같이 적층 세라믹 전자 부품의 휨크랙 발생을 막기 위한 연구 및 제품 개발은 계속 진행되고 있으나 그 한계가 있는 실정이다.
구체적으로, 휨크랙에 의한 쇼트 발생을 방지하기 위하여 길이 방향 마진을 길게 하거나, 실장시 리드 프레임을 사용하는 방법 및 외부 전극을 충격 흡수 소재로 제작하는 방법 등이 적용되어 왔다.
그러나, 길이 방향 마진을 길게 하는 방법은 고용량 적층 세라믹 전자 부품의 적용에는 어려움이 있으며, 에폭시 등의 폴리머 재료를 외부 전극에 적용하는 방법 역시 휨강도 보증 면에서 한계가 있는 실정이다.
또한, 금속 리드 프레임을 사용하는 방법은 제조 단가가 높으며, 실장 면적 및 높이에 제한이 있어 문제가 있다.
본 발명의 일 실시형태에 따르면 상기 커버층 내에 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층(123)을 포함함으로써 상기의 문제점을 해결할 수 있다.
즉, 상하 커버층 즉, 최외곽 내부전극의 외측에 더미 전극을 적층하고, 그 층수 및 위치를 조절함으로써, 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있다.
구체적으로, 상기 세라믹 본체(110)의 두께를 T, 상기 제1 및 제2 내부전극(121, 122)의 층수를 AL, 상기 제1 및 제2 내부전극(121, 122)의 두께를 AT, 상기 더미 전극층(123)의 두께를 DT 및 상기 더미 전극층(123)의 층수를 DL이라 하면, 상기 더미 전극층(123)의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족할 수 있다.
상기와 같이 더미 전극층(123)의 층수(DL)가 DL={(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족함으로써, 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있다.
특히, 상기 x는 9.0% 이상 16.2% 이하를 만족함으로써 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있다.
상기 x는 상기 세라믹 본체(110)의 전체 두께(T)에 대한 상기 더미 전극층(123)의 총두께(DT×DL)와 상기 제1 및 제2 내부전극(121, 122)의 총두께(AT×AL)의 총합의 비율을 의미할 수 있다.
상기 x가 9.0% 미만의 경우에는 적층 세라믹 커패시터의 휨강도 특성 저하 및 외부 충격에 대한 강도도 저하되어 신뢰성에 문제가 있을 수 있다.
상기 x가 16.2%를 초과하는 경우에는 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있으나, 더미 전극의 층수가 지나치게 많아져서 고용량 적층 세라믹 커패시터의 구현이 어려울 수 있다.
한편, 상기 더미 전극층(123)의 층수(DL)가 DL={(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상을 만족할 경우 상기 더미 전극층의 층수(DL)는 42 ≤ DL ≤ 92을 만족할 수 있다.
상기 더미 전극층(123)의 층수(DL)가 42 ≤ DL ≤ 92을 만족함으로써, 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있다.
상기 더미 전극층(123)의 층수(DL)가 42 미만일 경우에는 적층 세라믹 커패시터의 휨강도 특성 저하 및 외부 충격에 대한 강도도 저하되어 신뢰성에 문제가 있을 수 있다.
상기 더미 전극층의 층수(DL)가 92를 초과하는 경우에는 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있으나, 더미 전극의 층수가 지나치게 많아져서 고용량 적층 세라믹 커패시터의 구현이 어려울 수 있다.
한편, 상기 더미 전극층(123)은 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에 대응하는 영역을 중심으로 20 μm 이상의 거리를 가질 수 있다.
즉, 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에서 상기 커버층으로 가상의 중심선을 그을 경우 상기 더미 전극층(123)과 만나는 점을 중심으로 하여 상기 더미 전극층(123)의 길이는 세라믹 본체의 길이 방향으로 좌우 20 μm 이상일 수 있다.
상기와 같이, 더미 전극층(123)의 길이가 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에 대응하는 영역을 중심으로 상기 세라믹 본체(110)의 길이 방향으로 좌우 20 μm 이상이어야 적층 세라믹 커패시터의 휨강도 특성 개선 및 외부 충격에 대한 강도를 향상시킬 수 있다.
상기 더미 전극층(123)의 길이가 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에 대응하는 영역을 중심으로 상기 세라믹 본체(110)의 길이 방향으로 좌우 20 μm 미만일 경우에는 적층 세라믹 커패시터의 휨강도 특성 저하 및 외부 충격에 대한 강도도 저하되어 신뢰성에 문제가 있을 수 있다.
본 발명의 일 실시예에서, 상기 더미 전극층(123)은 상기 세라믹 본체(110)의 양 단면으로 노출될 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111)을 포함하는 세라믹 본체(110); 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122); 및 상기 세라믹 본체(110)의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극(131, 132);을 포함하며, 상기 세라믹 본체(110)는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체(110)의 상하면의 상기 제1 및 제2 외부전극(131, 132)이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층(123)을 포함하며, 상기 더미 전극층(123)의 층수를 DL이라 하면, 상기 더미 전극층(123)의 층수(DL)는 42 ≤ DL ≤ 92을 만족할 수 있다.
상기 세라믹 본체(110)의 두께를 T, 상기 제1 및 제2 내부전극(121, 122)의 층수를 AL, 상기 제1 및 제2 내부전극(121, 122)의 두께를 AT 및 상기 더미 전극층(123)의 두께를 DT라 하면, 상기 더미 전극층(123)의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상 16.2% 이하를 만족할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복된 부분은 여기서 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선 세라믹 분말 및 첨가제를 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다.
다음으로, 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성할 수 있다.
본 발명의 다른 실시형태에 따른 제조방법에 의해 제조된 적층 세라믹 전자부품의 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하는 적층 세라믹 커패시터에 대해, 세라믹 본체의 두께(T), 제1 및 제2 내부전극의 층수(AL), 제1 및 제2 내부전극의 두께(AT), 상기 더미 전극층의 두께(DT) 및 상기 더미 전극층의 층수(DL)에 따른 휨 강도 특성을 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 내부전극용 도전성 페이스트를 마련한 후, 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 이를 적층하여 적층체를 만들었다.
특히, 상기 적층체의 상부 및 하부에는 더미 전극 패턴이 형성된 세라믹 그린시트를 추가로 적층하여 상하 커버층을 포함하는 적층체를 제작하였다.
이후 압착, 절단하여 1608 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
아래의 표 1은 세라믹 본체의 두께(T), 제1 및 제2 내부전극의 층수(AL), 제1 및 제2 내부전극의 두께(AT), 상기 더미 전극층의 두께(DT) 및 상기 더미 전극층의 층수(DL)에 따른 휨 강도 특성을 비교한 표이다.
시료 N0. 세라믹 본체의 두께(T)
(mm)		 제1 및 제2 내부전극의 층수(AL) 제1 및 제2 내부전극의 두께(AT)
(μm)		 더미 전극층의 두께(DT)
(μm)		 더미 전극층의 층수(DL)
 휨 강도 결과 세라믹 본체의 두께(T)
기준 백분율(%)
*1



0.760



20



1.10



1.10




 2 NG 3.2
*2 12 NG 4.6
*3 22 NG 6.1
*4 32 NG 7.5
5 42 OK 9.0
6 52 OK 10.4
7 62 OK 11.9
8 72 OK 13.3
9 82 OK 14.8
10 92 OK 16.2
*: 비교예
상기 [표 1]을 참조하면, 본 발명의 실시예인 시료 5 내지 10의 경우 상기 더미 전극층(123)의 층수(DL)가 42 ≤ DL ≤ 92을 만족하고, 상기 더미 전극층(123)의 층수(DL)가 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상 16.2% 이하를 만족하는 경우 휨 강도 테스트 결과가 양호함을 알 수 있다.
반면, 상기 더미 전극층(123)의 층수(DL)가 본 발명의 수치범위를 벗어나는 시료 1 내지 4의 경우에는 휨 강도 테스트 결과에 문제가 있음을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 4는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 커버층에 복수의 더미 전극층(123)을 포함하며, 상기 더미 전극층(123)의 층수(DL)가 42 ≤ DL ≤ 92을 만족하고, 상기 더미 전극층(123)의 층수(DL)가 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상 16.2% 이하를 만족하므로, 기판에 실장시 휨크랙 발생이 저하되어 신뢰성이 우수할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
123 ; 더미 전극층
131, 132 ; 제1 및 제2 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (14)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며,
    상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT, 상기 더미 전극층의 두께를 DT 및 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상 16.2% 이하를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 더미 전극층의 층수(DL)는 42 ≤ DL ≤ 92을 만족하는 적층 세라믹 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 더미 전극층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 20 μm 이상의 거리를 갖는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 더미 전극층은 상기 세라믹 본체의 양 단면으로 노출하는 적층 세라믹 커패시터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 유전체층을 포함하는 세라믹 본체와 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층을 포함하며, 상기 커버층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 좌우 일정 거리에 형성된 복수의 더미 전극층을 포함하며, 상기 세라믹 본체의 두께를 T, 상기 제1 및 제2 내부전극의 층수를 AL, 상기 제1 및 제2 내부전극의 두께를 AT, 상기 더미 전극층의 두께를 DT 및 상기 더미 전극층의 층수를 DL이라 하면, 상기 더미 전극층의 층수(DL)는 {(T × x) - (AL × AT)} / DT를 만족하며, 상기 x는 9.0% 이상 16.2% 이하를 만족하는 적층 세라믹 커패시터의 실장 기판.
  11. 제10항에 있어서,
    상기 더미 전극층의 층수(DL)는 42 ≤ DL ≤ 92을 만족하는 적층 세라믹 커패시터의 실장 기판.
  12. 삭제
  13. 제10항에 있어서,
    상기 더미 전극층은 상기 세라믹 본체의 상하면의 상기 제1 및 제2 외부전극이 형성된 끝단에 대응하는 영역을 중심으로 20 μm 이상의 거리를 갖는 적층 세라믹 커패시터의 실장 기판.
  14. 제10항에 있어서,
    상기 더미 전극층은 상기 세라믹 본체의 양 단면으로 노출하는 적층 세라믹 커패시터의 실장 기판.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6513328B2 (ja) * 2013-07-10 2019-05-15 太陽誘電株式会社 積層セラミックコンデンサ
CN107078709B (zh) * 2014-09-29 2020-10-27 株式会社村田制作所 Lc滤波器
JP7437871B2 (ja) * 2018-08-23 2024-02-26 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法
KR102191250B1 (ko) * 2018-10-10 2020-12-15 삼성전기주식회사 적층 세라믹 전자부품
KR102653215B1 (ko) * 2018-10-10 2024-04-01 삼성전기주식회사 적층 세라믹 전자부품
KR102351182B1 (ko) * 2018-10-11 2022-01-17 삼성전기주식회사 더미 패턴을 갖는 적층 세라믹 커패시터
KR102127804B1 (ko) * 2018-11-07 2020-06-29 삼성전기주식회사 적층 세라믹 전자부품
KR20190116140A (ko) 2019-07-24 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP2021048261A (ja) * 2019-09-18 2021-03-25 株式会社村田製作所 積層コンデンサおよび積層コンデンサ群
KR20190116183A (ko) * 2019-09-20 2019-10-14 삼성전기주식회사 적층 세라믹 전자부품
KR20220081632A (ko) * 2020-12-09 2022-06-16 삼성전기주식회사 적층형 전자 부품
JP2023019368A (ja) * 2021-07-29 2023-02-09 株式会社村田製作所 積層セラミックコンデンサ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277883A (ja) * 1999-03-26 2000-10-06 Matsushita Electric Ind Co Ltd 表面実装型コンデンサの実装方法
JP2004273875A (ja) * 2003-03-11 2004-09-30 Tdk Corp セラミック電子部品

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949217A (en) * 1989-06-23 1990-08-14 General Electric Company Multilayer capacitor suitable for substrate integration and multimegahertz filtering
MY120414A (en) * 1995-10-03 2005-10-31 Tdk Corp Multilayer ceramic capacitor
US5763911A (en) * 1996-06-05 1998-06-09 Pacesetter, Inc. Micro-cellular capacitor for use in implantable medical devices
JP2001035738A (ja) * 1999-07-15 2001-02-09 Murata Mfg Co Ltd 積層セラミック電子部品
US6816356B2 (en) * 2002-05-17 2004-11-09 Daniel Devoe Integrated broadband ceramic capacitor array
JP2005136131A (ja) * 2003-10-30 2005-05-26 Tdk Corp 積層コンデンサ
KR100649580B1 (ko) * 2003-12-15 2006-11-28 삼성전기주식회사 스핀코팅에 의한 적층세라믹 커패시터의 제조방법 및적층세라믹 커패시터
JP2005259982A (ja) * 2004-03-11 2005-09-22 Tdk Corp 積層セラミックコンデンサ
JP2006253371A (ja) * 2005-03-10 2006-09-21 Tdk Corp 多端子型積層コンデンサ及びその製造方法
US7306975B2 (en) * 2005-07-01 2007-12-11 Texas Instruments Incorporated Semiconductor wafer cutting blade and method
JP2007042743A (ja) 2005-08-01 2007-02-15 Tdk Corp 積層電子部品
US7573697B2 (en) * 2005-08-31 2009-08-11 Ngk Spark Plug Co., Ltd. Method of manufacturing capacitor for incorporation in wiring board, capacitor for incorporation in wiring board, and wiring board
JP5699819B2 (ja) * 2010-07-21 2015-04-15 株式会社村田製作所 セラミック電子部品
KR20120058128A (ko) * 2010-11-29 2012-06-07 삼성전기주식회사 적층 세라믹 캐패시터
JP2012156315A (ja) * 2011-01-26 2012-08-16 Murata Mfg Co Ltd 積層セラミック電子部品
JP2013021298A (ja) * 2011-06-15 2013-01-31 Murata Mfg Co Ltd 積層セラミック電子部品
JP2013051392A (ja) * 2011-08-02 2013-03-14 Murata Mfg Co Ltd 積層セラミック電子部品
JP5482763B2 (ja) 2011-10-24 2014-05-07 株式会社村田製作所 電子部品
JP2013165180A (ja) * 2012-02-10 2013-08-22 Tdk Corp 電子部品及び電子部品の製造方法
KR20130104338A (ko) 2012-03-13 2013-09-25 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP5556854B2 (ja) * 2012-06-12 2014-07-23 株式会社村田製作所 セラミック電子部品の製造方法及びセラミック電子部品

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277883A (ja) * 1999-03-26 2000-10-06 Matsushita Electric Ind Co Ltd 表面実装型コンデンサの実装方法
JP2004273875A (ja) * 2003-03-11 2004-09-30 Tdk Corp セラミック電子部品

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