KR102127804B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 유전체층을 사이에 두고 제1 및 제2 외측으로 n개씩(n은 자연수) 교대로 노출되도록 적층된 제1 및 제2 내부전극이 배치된 액티브층을 포함하는 세라믹 바디; 및 각각 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 세라믹 바디는 액티브층의 상측 또는 하측에 배치되어 제1 및 제2 외측으로 a개씩(a는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제1 및 제2 더미전극이 배치된 커버층을 더 포함한다.

Description

적층 세라믹 전자부품 {Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
최근 적층 세라믹 전자부품의 두께는 IT제품의 박막화로 인해 점차 작아지고 더욱 개선된 회로적 성능(예: Equivalent Series Inductance, Equivalent Series Resistance)을 요구하고 있다.
이에 따라, 적층 세라믹 전자부품의 강도는 점차 중요해지고 있으며, 적층 세라믹 전자부품 내에서 발생할 수 있는 디라미네이션(delamination)의 문제도 점차 대두되고 있다.
그러나, 적층 세라믹 전자부품의 강도 및/또는 디라미네이션은 일반적으로 회로적 성능에 대해 상충관계(trade-off)일 수 있다.
일본 공개특허공보 특개2016-111247
본 발명은 강도, 디라미네이션 및 회로적 성능을 전반적으로 개선시킬 수 있는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 n개씩(n은 자연수) 교대로 노출되도록 적층된 제1 및 제2 내부전극이 배치된 액티브층을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 세라믹 바디는 상기 액티브층의 상측에 배치되어 상기 제1 및 제2 외측으로 a개씩(a는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제1 및 제2 더미전극이 배치된 제1 커버층과, 상기 액티브층의 하측에 배치되고 상기 제1 및 제2 외측으로 b개씩(b는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제3 및 제4 더미전극이 배치된 제2 커버층을 포함하고, 상기 제1 커버층은 상기 복수의 제1 및 제2 더미전극보다 상측에 배치되고 상기 제1 또는 제2 외측으로 c개(c는 a보다 큰 자연수) 단위로 노출된 복수의 제5 더미전극을 더 포함하고, 상기 제2 커버층은 상기 복수의 제1 및 제2 더미전극보다 하측에 배치되고 상기 제1 또는 제2 외측으로 d개(d는 b보다 큰 자연수) 단위로 노출된 복수의 제6 더미전극을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 n개씩(n은 자연수) 교대로 노출되도록 적층된 제1 및 제2 내부전극이 배치된 액티브층을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 세라믹 바디는 상기 액티브층의 상측 또는 하측에 배치되어 상기 제1 및 제2 외측으로 a개씩(a는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제1 및 제2 더미전극이 배치된 커버층을 더 포함하고, 상기 커버층은 상기 복수의 제1 및 제2 더미전극보다 상기 세라믹 바디의 표면에 더 가까이 배치되고 상기 제1 또는 제2 외측으로 e개(e는 a보다 큰 자연수) 단위로 노출된 복수의 커버 더미전극을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 강도, 디라미네이션 및 회로적 성능을 전반적으로 개선시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 더미전극을 나타낸 측면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 커버 더미전극을 예시한 측면도이다.
도 5는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 등가직렬저항(ESR)을 설명하는 측면도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 등가직렬인덕턴스(ESL)을 설명하는 측면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함할 수 있으며, 기판(210) 상의 제1 및 제2 전극패드(221, 222) 상에 실장(200)될 수 있다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.
유전체층은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은, Cu 또는 Ni을 포함하는 제1 및 제2 전극층과, 제1 및 제2 전극층 상에 배치되고 Ni 또는 Sn을 포함하는 제1 및 제2 도금층을 포함할 수 있다.
제1 및 제2 전극층은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.
제1 및 제2 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 제1 및 제2 솔더(230)를 통해 제1 및 제2 전극패드(221, 222)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 솔더(230)는 리플로우(reflow) 과정에 따라 제1 및 제2 외부전극(131, 132)에 더욱 긴밀히 결합될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 나타낸 사시도이다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함하고, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
이러한 제1 및 제2 내부전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 0.25㎛ 이하일 수 있다. 또한, 제1 및 제2 내부전극(121, 122)의 층수는 400층 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층(111)의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배를 초과하도록 설계될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 더미전극을 나타낸 측면도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 세라믹 바디(110a)는, 제1 및 제2 내부전극(121, 122), 복수의 제1 더미전극(125), 복수의 제2 더미전극(126), 복수의 제3 더미전극(127) 및 복수의 제4 더미전극(128)을 포함할 수 있다.
복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)은 제1 및 제2 내부전극(121, 122)과 동일한 재료, 동일한 형태, 동일한 치수, 동일한 공정으로 구현될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 내부전극(121, 122)은 Ta의 두께를 가지는 액티브층(active layer)에 배치되고, La의 길이만큼 두께방향으로 오버랩(overlap)된다.
제1 내부전극(121)에서 제2 내부전극(122)에 오버랩되지 않는 부분은 Lm1의 길이를 가지는 제1 마진영역에 배치될 수 있다. 즉, 제1 내부전극(121)은 (La+ Lm1)의 길이를 가질 수 있다.
제2 내부전극(122)에서 제1 내부전극(121)에 오버랩되지 않는 부분은 Lm2의 길이를 가지는 제2 마진영역에 배치될 수 있다. 즉, 제2 내부전극(122)은 (La+ Lm2)의 길이를 가질 수 있다.
제1 및 제2 내부전극(121, 122)은 제1 및 제2 외측으로 n개씩(n은 자연수) 교대로 노출된다. 제1 및 제2 내부전극(121, 122)은 n이 작을수록 더욱 큰 정전용량을 가질 수 있다. 따라서, n은 1일 수 있는데, 이에 한정되지 않는다.
커버층은 상기 액티브층의 상측 또는 하측에 배치되며, 제1 및 제2 커버층을 포함할 수 있다.
복수의 제1 더미전극(125)과 복수의 제2 더미전극(126)은 Tc1의 두께를 가지는 제1 커버층에 배치된다.
복수의 제1 더미전극(125)과 복수의 제2 더미전극(126)은 상기 액티브층의 상측에 배치되어 제1 및 제2 외측으로 a개씩(a는 n보다 큰 자연수) 교대로 노출되도록 적층된다.
즉, 복수의 제1 더미전극(125)은 사이에 제2 더미전극(126)이 위치하지 않도록 배치된 제1-1 더미전극(125a)과 제1-2 더미전극(125b)을 포함할 수 있으며, 복수의 제2 더미전극(126)은 사이에 제1 더미전극(125)이 위치하지 않도록 배치된 제2-1 더미전극(126a)과 제2-2 더미전극(126b)을 포함할 수 있다.
a가 3 이상일 경우, 복수의 제1 더미전극(125)은 제1-1 내지 제1-a 더미전극을 포함할 수 있으며, 복수의 제2 더미전극(126)은 제2-1 내지 제2-a 더미전극을 포함할 수 있다. 제2 더미전극(126)은 제1-1 더미전극과 제1-a 더미전극의 사이에 위치하지 않으며, 제1 더미전극(125)은 제2-1 더미전극과 제2-a 더미전극의 사이에 위치하지 않는다.
복수의 제3 더미전극(127)과 복수의 제4 더미전극(128)은 Tc2의 두께를 가지는 제2 커버층에 배치될 수 있다.
복수의 제3 더미전극(127)과 복수의 제4 더미전극(128)은 상기 액티브층의 하측에 배치되어 제1 및 제2 외측으로 b개씩(b는 n보다 큰 자연수) 교대로 노출되도록 적층된다.
즉, 복수의 제3 더미전극(127)은 사이에 제4 더미전극(128)이 위치하지 않도록 배치된 제3-1 더미전극(127a)과 제3-2 더미전극(127b)을 포함할 수 있으며, 복수의 제4 더미전극(128)은 사이에 제3 더미전극(127)이 위치하지 않도록 배치된 제4-1 더미전극(128a)과 제4-2 더미전극(128b)을 포함할 수 있다.
b가 3 이상일 경우, 복수의 제3 더미전극(127)은 제3-1 내지 제3-b 더미전극을 포함할 수 있으며, 복수의 제4 더미전극(128)은 제4-1 내지 제4-b 더미전극을 포함할 수 있다. 제4 더미전극(128)은 제3-1 더미전극과 제3-b 더미전극의 사이에 위치하지 않으며, 제3 더미전극(127)은 제4-1 더미전극과 제4-b 더미전극의 사이에 위치하지 않는다.
복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)은 제1 및 제2 내부전극(121, 122)에 비해 그다지(예: 절반 미만) 정전용량에 기여하지 않으나, 세라믹 바디(110a)의 강도를 향상시킬 수 있으며, 제1 및 제2 내부전극(121, 122)과 유전체층(111)의 디라미네이션을 억제할 수 있다.
복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)은 제1 및 제2 커버층에 배치됨으로써, 제1 및 제2 커버층의 전체 부피 대비 도전성 금속의 부피를 증가시킬 수 있다. 도전성 금속이 일반적인 세라믹 구성요소에 비해 더 큰 강도를 가지므로, 제1 및 제2 커버층은 전체 부피 대비 도전성 금속의 부피를 증가시킬수록 더욱 강한 강도를 가질 수 있으며, 강한 강도를 통해 제1 및 제2 내부전극(121, 122)과 유전체층(111)의 디라미네이션을 억제할 수 있다.
또한, 제1 및 제2 커버층은 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)의 배치에 따라 액티브층의 구조에 더욱 유사해질 수 있으므로, 액티브층과 제1 및 제2 커버층 간의 이질적 특성에 따른 디라미네이션 발생을 방지할 수 있다.
복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)의 인접 더미전극에 대한 두께방향 오버랩은 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128) 간의 작용-반작용 효율을 향상시킬 수 있으며, 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)의 충격 분산 효율을 향상시킬 수 있다. 따라서, 제1 및 제2 커버층의 강도는 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)의 전반적인 오버랩 비율이 높을수록 강할 수 있다.
즉, 복수의 제1 및 제2 더미전극(125, 126)은 상기 a가 클수록 더욱 강한 강도를 가질 수 있으며, 복수의 제3 및 제4 더미전극(127, 128)은 상기 b가 클수록 더욱 강한 강도를 가질 수 있다.
이상적으로, 제1 커버층은 복수의 제1 및 제2 더미전극(125, 126) 중 하나만 포함할 경우에 가장 강한 강도를 가질 수 있으며, 제2 커버층은 복수의 제3 및 제4 더미전극(127, 128) 중 하나만 포함할 경우에 가장 강한 강도를 가질 수 있다.
그러나, 제1 커버층이 복수의 제1 및 제2 더미전극(125, 126) 중 하나만 포함할 경우, 제1 커버층에 포함된 모든 더미전극은 제1 및 제2 외부전극(131, 132) 중 하나에 대해서만 전류 경로를 가질 수 있다. 또한, 제2 커버층이 복수의 제3 및 제4 더미전극(127, 128) 중 하나만 포함할 경우, 제2 커버층에 포함된 모든 더미전극은 제1 및 제2 외부전극(131, 132) 중 하나에 대해서만 전류 경로를 가질 수 있다. 이때, 제1 및 제2 커버층은 세라믹 바디의 회로적 성능을 열화시킬 수 있다. 예를 들어, 세라믹 바디는 더미전극으로의 전류유도에 따라 상대적으로 높은 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 가질 수 있으며, 상대적으로 좁은 전류경로를 가짐에 따라 상대적으로 높은 등가직렬저항(Equivalent Series Resistance, ESR)을 가질 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 복수의 더미전극은 전반적으로 높은 오버랩 비율을 가져서 강도를 향상시키면서도 커버층에서의 전류 경로 분산을 통해 등가직렬인덕턴스(ESL)와 등가직렬저항(ESR)을 줄일 수 있다.
만약 a와 b가 각각 2일 경우, 제1 및 제2 커버층은 전류경로를 효율적으로 분산시켜서 회로적 성능을 확보하면서 액티브층에 대한 구조 유사성(즉, a와 b는 각각 n에 가까움)을 가져서 디라미네이션을 효율적으로 억제하면서 더미전극의 높은 오버랩 비율을 유지하여 강도를 확보할 수 있다. 다만, a와 b는 2로 한정되지 않는다.
즉, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 강한 강도를 가지기 위해 상기 a와 상기 b을 증가시킬 수 있으며, 회로적 성능(예: ESL, ESR)의 향상을 위해 상기 a와 상기 b을 감소시킬 수 있다.
한편, 제1 및 제2 내부전극(121, 122) 각각의 두께와 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128) 각각의 두께는 0.25㎛ 이하일 수 있다.
또한, 세라믹 바디(110a)의 두께(Ta+Tc1+Tc2)는 세라믹 바디(110a)의 폭의 0배 초과 1/2배 이하일 수 있다. 즉, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 박막화될 수 있다.
일반적으로, 세라믹 바디 내 전극의 두께가 얇아질 경우, 세라믹 바디의 단위 두께 당 적층수 및 정전용량은 향상되고, 세라믹 바디의 사이즈는 더욱 작아질 수 있으나, 세라믹 바디(110a)의 강도는 열화될 수 있으며, 디라미네이션의 빈도는 많아질 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 제1 및 제2 내부전극(121, 122)과 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)의 두께를 0.25㎛ 이하로 얇게 구현하면서도 강도, 디라미네이션 및 회로적 성능을 전반적으로 개선시킬 수 있으므로, 정전용량, 사이즈, 강도, 디라미네이션 및 회로적 성능을 전반적으로 개선시킬 수 있으며, 더욱 쉽게 박막화될 수 있다.
또한, 세라믹 바디(110a)의 두께(Ta+Tc1+Tc2) 대비 커버층의 두께(Tc1+Tc2) 비율은 25% 이상 40% 이하일 수 있다. 즉, 커버층의 두께(Tc1+Tc2)는 액티브층의 두께(Ta) 대비 약 1/2배일 수 있다. 여기서, a와 b가 각각 2이고 n이 1일 경우, a와 b는 각각 n의 2배이므로, 세라믹 바디(110a)의 전류경로는 가장 조화롭게 분산될 수 있다. 따라서, 세라믹 바디(110a)의 회로적 성능은 최적화될 수 있다.
한편, 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128) 각각의 길이가 제1 및 제2 내부전극(121, 122)의 길이와 동일할 경우, 복수의 제1, 제2, 제3 및 제4 더미전극(125, 126, 127, 128)은 충격을 더욱 효율적으로 분산시켜서 강한 강도를 가질 수 있으며, 세라믹 바디(110a)의 제조과정에서의 변수를 줄여서 세라믹 바디(110a)의 제조 효율/수율을 향상시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 커버 더미전극을 예시한 측면도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 세라믹 바디(110b)는, 복수의 제5 더미전극(129a)과 복수의 제6 더미전극(129b)을 더 포함할 수 있다.
제1 커버층은 Tc11의 두께를 가지는 제1-1 커버층과, Tc12의 두께를 가지는 제1-2 커버층을 포함할 수 있으며, 제2 커버층은 Tc21의 두께를 가지는 제2-1 커버층과, Tc22의 두께를 가지는 제2-2 커버층을 포함할 수 있다.
복수의 제1 더미전극(125)과 복수의 제2 더미전극은 제1-1 커버층에 배치될 수 있으며, 복수의 제3 더미전극과 복수의 제4 더미전극(128)은 제2-1 커버층에 배치될 수 있다.
복수의 제5 더미전극(129a)은 제1-1 커버층보다 세라믹 바디(110b)의 상면에 더 가까운 제1-2 커버층에 배치될 수 있다. 복수의 제6 더미전극(129b)은 제2-1 커버층보다 세라믹 바디(110b)의 하면에 더 가까운 제2-2 커버층에 배치될 수 있다. 따라서, 복수의 제5 및 제6 더미전극(129a, 129b)은 복수의 커버 더미전극으로 통합적으로 정의될 수 있다.
복수의 제5 더미전극(129a)은 복수의 제1 및 제2 더미전극보다 상측에 배치되고, 제1 또는 제2 외측으로 c개(c는 a보다 큰 자연수) 단위로 노출될 수 있다. 복수의 제6 더미전극(129b)은 복수의 제3 및 제4더미전극보다 하측에 배치되고, 제1 또는 제2 외측으로 d개(d는 a보다 큰 자연수) 단위로 노출될 수 있다. 즉, 복수의 커버 더미전극은 e개(e는 a 또는 b보다 큰 자연수) 단위로 노출될 수 있다.
c가 a보다 크므로, 복수의 제5 더미전극(129a)은 복수의 제1 및 제2 더미전극보다 더욱 강한 강도를 가질 수 있다. d가 b보다 크므로, 복수의 제6 더미전극(129b)은 복수의 제3 및 제4 더미전극보다 더욱 강한 강도를 가질 수 있다.
복수의 제1 및 제2 더미전극보다 더욱 강한 강도를 가지는 복수의 제5 더미전극(129a)가 세라믹 바디(110b)의 상면에 더 가까이 배치되고, 복수의 제3 및 제4 더미전극보다 더욱 강한 강도를 가지는 복수의 제6 더미전극(129b)가 세라믹 바디(110b)의 하면에 더 가까이 배치되므로, 세라믹 바디(110b)의 단단함은 상면 및/또는 하면에 더욱 집중될 수 있다.
일반적으로 외부충격(예: 휨, 인장 등)이 세라믹 바디(110b)의 상면 및/또는 하면에 더욱 집중되므로, 상면 및/또는 하면에 더욱 단단함이 집중된 세라믹 바디(110b)는 더욱 외부충격에 효율적으로 대응할 수 있으며, 더욱 개선된 강도를 가질 수 있다.
예를 들어, 복수의 제5 및 제6 더미전극(129a, 129b) 각각의 길이(Lc)는 복수의 제1, 제2, 제3 및 제4 더미전극 각각의 길이(Lb)보다 길 수 있다. 이에 따라, 세라믹 바디(110b)의 단단함은 상면 및/또는 하면에 더욱 집중될 수 있으므로, 세라믹 바디(110b)는 더욱 개선된 강도를 가질 수 있다.
도 5는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 등가직렬저항(ESR)을 설명하는 측면도이다.
도 5를 참조하면, 세라믹 바디(110a)의 주요 전류(I1)는 Ta의 두께를 가지는 액티브층을 통해 흐를 수 있다. Tc1의 두께를 가지는 제1 커버층은 제1 및 제2 더미전극의 제1 및 제2 외부전극에 대한 연결에 따라 제1 서브 전류(I2)의 경로를 제공할 수 있으며, Tc2의 두께를 가지는 제2 커버층은 제3 및 제4 더미전극의 제1 및 제2 외부전극에 대한 연결에 따라 제2 서브 전류(I3)의 경로를 제공할 수 있다.
만약 제1 및 제2 커버층이 각각 제1 및 제2 외부전극 중 하나에만 전류경로를 제공할 경우, 제1 외측(예: 왼쪽 가장자리)의 전류경로 넓이는 (Ta+Tc1)과 더미전극의 폭의 곱에 대응될 수 있으며, 제2 외측(예: 오른쪽 가장자리)의 전류경로 넓이는 (Ta+Tc2)과 폭의 곱에 대응될 수 있다.
그러나, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에서, 제1 및 제2 외측의 전류경로 넓이는 각각 (Ta+Tc1+Tc2)과 폭의 곱에 대응될 수 있으므로, Tc1과 더미전극의 폭의 곱에 대응되는 넓이만큼 더 넓어질 수 있다.
일반적으로 저항값이 전류경로의 넓이에 반비례하므로, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 전류경로의 넓이를 넓힘으로써, 등가직렬저항(ESR)을 줄일 수 있다.
또한, 만약 제1 및 제2 커버층이 각각 제1 및 제2 외부전극 중 하나에만 전류경로를 제공할 경우, 제1 및 제2 커버층 내에서의 전류분포는 상대적으로 세라믹 바디(110a)의 중심에 더욱 가까울 수 있다. 이와 같은 제1 및 제2 커버층 내에서의 전류분포 불균형은 등가직렬저항(ESR)을 높일 수 있다.
그러나, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에서, 제1 커버층 내에서의 전류분포는 더욱 상측으로 분산될 수 있으며, 제2 커버층 내에서의 전류분포는 더욱 하측으로 분산될 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 제1 및 제2 커버층 내에서의 전류분포 균형을 향상시켜서 등가직렬저항(ESR)을 낮출 수 있다.
또한, 제1 및 제2 커버층 내에서의 전류분포가 상면 및 하면으로 더 분산될 경우, 제1 및 제2 커버층의 전류와 액티브층의 전류 간의 자기장 관점에서의 상호작용에 따라 유발될 수 있는 기생 인덕턴스를 억제할 수 있다. 따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 등가직렬인덕턴스(ESL)를 낮출 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 등가직렬인덕턴스(ESL)을 설명하는 측면도이다.
도 6a를 참조하면, 제1-1 더미전극(125a)은 상측의 제2 더미전극과 제2-1 전류경로(I21)를 이룰 수 있으며, 제1-2 더미전극(125b)은 제2-1 더미전극(126a)과 제2-2 전류경로(I22)를 이룰 수 있으며, 제2-2 더미전극(125b)은 하측의 제1 더미전극과 제2-3 전류경로(I23)를 이룰 수 있다.
제1 전압(V1)이 제2 전압(V2)보다 큰 경우를 가정하면, 제2-1, 제2-2, 제2-3 전류경로(I21, I22, I23)를 각각 흐르는 전류는 제1 외측(예: 왼쪽 가장자리)에서 제2 외측(예: 오른쪽 가장자리)로 흐를 수 있다.
도 6b를 참조하면, 제2-1 전류경로(I21)는 제2-1 길이방향 전류경로(I21l)과 제2-1 두께방향 전류경로(I21t)로 구성될 수 있으며, 제2-2 전류경로(I22)는 제2-2 길이방향 전류경로(I22l)과 제2-2 두께방향 전류경로(I22t)로 구성될 수 있으며, 제2-3 전류경로(I23)는 제2-3 길이방향 전류경로(I23l)과 제2-3 두께방향 전류경로(I23t)로 구성될 수 있으며, 제2-4 전류경로(I24)는 제2-4 길이방향 전류경로(I24l)과 제2-4 두께방향 전류경로(I24t)로 구성될 수 있다.
제2-1 두께방향 전류경로(I21t)와 제2-2 두께방향 전류경로(I22t)이 서로 반대방향이므로, 제2-1 두께방향 전류경로(I21t)의 전류에 따른 자기장과 제2-2 두께방향 전류경로(I22t)의 전류에 따른 자기장은 서로 상쇄될 수 있다.
제2-3 두께방향 전류경로(I23t)와 제2-4 두께방향 전류경로(I24t)이 서로 반대방향이므로, 제2-3 두께방향 전류경로(I23t)의 전류에 따른 자기장과 제2-4 두께방향 전류경로(I24t)의 전류에 따른 자기장은 서로 상쇄될 수 있다.
따라서, 복수의 제1 및 제2 더미전극은 상대적으로 낮은 인덕턴스를 가질 수 있으며, 등가직렬인덕턴스(ESL)를 낮출 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
125, 126 : 복수의 제 1 및 제 2 더미전극
127, 128 : 복수의 제 3 및 제 4 더미전극
129a, 129b : 복수의 제 5 및 제 6 더미전극
131, 132 : 제 1 및 제 2 외부전극
210 : 기판
221, 222 : 제1 및 제2 전극패드
230 : 솔더

Claims (11)

  1. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 n개씩(n은 자연수) 교대로 노출되도록 적층된 제1 및 제2 내부전극이 배치된 액티브층을 포함하는 세라믹 바디; 및
    각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 세라믹 바디는 상기 액티브층의 상측에 배치되어 상기 제1 및 제2 외측으로 a개씩(a는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제1 및 제2 더미전극이 배치된 제1 커버층과, 상기 액티브층의 하측에 배치되고 상기 제1 및 제2 외측으로 b개씩(b는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제3 및 제4 더미전극이 배치된 제2 커버층을 포함하고,
    상기 제1 커버층은 상기 복수의 제1 및 제2 더미전극보다 상측에 배치되고 상기 제1 또는 제2 외측으로 c개(c는 a보다 큰 자연수) 단위로 노출된 복수의 제5 더미전극을 더 포함하고,
    상기 제2 커버층은 상기 복수의 제1 및 제2 더미전극보다 하측에 배치되고 상기 제1 또는 제2 외측으로 d개(d는 b보다 큰 자연수) 단위로 노출된 복수의 제6 더미전극을 더 포함하는 적층 세라믹 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 a와 상기 b는 각각 2인 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 내부전극 각각의 두께는 0㎛ 초과 0.25㎛ 이하이고,
    상기 복수의 제1, 제2, 제3 및 제4 더미전극 각각의 두께는 0㎛ 초과 0.25㎛ 이하인 적층 세라믹 전자부품.
  5. 제3항에 있어서,
    상기 세라믹 바디의 두께는 상기 세라믹 바디의 폭의 0배 초과 1/2배 이하인 적층 세라믹 전자부품.
  6. 제3항에 있어서,
    상기 세라믹 바디의 두께 대비 상기 제1 및 제2 커버층의 총 두께 비율은 25% 이상 40% 이하인 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 복수의 제1, 제2, 제3 및 제4 더미전극 각각의 길이는 상기 제1 및 제2 내부전극의 길이와 동일한 적층 세라믹 전자부품.
  8. 삭제
  9. 제1항에 있어서,
    상기 복수의 제5 및 제6 더미전극 각각의 길이는 상기 복수의 제1, 제2, 제3 및 제4 더미전극 각각의 길이보다 긴 적층 세라믹 전자부품.
  10. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 n개씩(n은 자연수) 교대로 노출되도록 적층된 제1 및 제2 내부전극이 배치된 액티브층을 포함하는 세라믹 바디; 및
    각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 세라믹 바디는 상기 액티브층의 상측 또는 하측에 배치되어 상기 제1 및 제2 외측으로 a개씩(a는 n보다 큰 자연수) 교대로 노출되도록 적층된 복수의 제1 및 제2 더미전극이 배치된 커버층을 더 포함하고,
    상기 커버층은 상기 복수의 제1 및 제2 더미전극보다 상기 세라믹 바디의 표면에 더 가까이 배치되고 상기 제1 또는 제2 외측으로 e개(e는 a보다 큰 자연수) 단위로 노출된 복수의 커버 더미전극을 더 포함하는 적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 복수의 커버 더미전극 각각의 길이는 상기 복수의 제1 및 제2 더미전극 각각의 길이보다 긴 적층 세라믹 전자부품.
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