KR20190121217A - 적층 세라믹 전자부품 - Google Patents

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KR20190121217A
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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 유전체층에서 제1 및 제2 외부전극의 사이에 위치하는 부분의 두께는 3.5㎛ 이상 3.7㎛ 이하이다.

Description

적층 세라믹 전자부품 {Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
최근 적층 세라믹 전자부품의 단위 두께 당 적층수는 고용량을 확보하기 위해 증가되고 있다.
이에 따라 유전체층의 박층화 및 미립화 기술들이 연구되고 있다.
그러나, 적층 세라믹 전자부품은 유전체층의 박층화 및 미립화에 따라 절연파괴에 취약해지고 있다.
일본 공개특허공보 특개2000-311828
본 발명은 유전체층의 큰 두께 증가 없이 절연파괴 현상을 비교적 크게 억제할 수 있는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 유전체층에서 상기 제1 및 제2 외부전극의 사이에 위치하는 부분의 두께는 3.5㎛ 이상 3.7㎛ 이하이다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 제1 및 제2 내부전극 사이의 두께방향 간격은 상기 세라믹 바디의 중심의 두께방향 축 기준으로 3.5㎛ 이상 3.7㎛ 이하이다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층의 큰 두께 증가 없이 절연파괴 현상을 크게 억제할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극과 유전층을 확대한 측면도이다.
도 3b는 적층 세라믹 전자부품의 절연파괴 현상을 설명하는 측면도이다.
도 4는 유전체층의 두께에 따른 고가속 수명 시험(Highly Accelerated Life Test) 결과를 나타낸 그래프이다.
도 5a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 길이방향으로 본 단면도이다.
도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 제2 유전체층을 예시한 단면도이며, 도 5a에 도시된 P영역을 확대한 도면이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함할 수 있으며, 기판(210) 상의 제1 및 제2 전극패드(221, 222) 상에 실장(200)될 수 있다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.
유전체층은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은, Cu 또는 Ni을 포함하는 제1 및 제2 전극층과, 제1 및 제2 전극층 상에 배치되고 Ni 또는 Sn을 포함하는 제1 및 제2 도금층을 포함할 수 있다.
제1 및 제2 전극층은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.
제1 및 제2 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 제1 및 제2 솔더(230)를 통해 제1 및 제2 전극패드(221, 222)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 솔더(230)는 리플로우(reflow) 과정에 따라 제1 및 제2 외부전극(131, 132)에 더욱 긴밀히 결합될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 나타낸 사시도이다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함하고, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층(111)의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배 이상이도록 설계될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있으나, 이에 한정되지 않는다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극과 유전층을 확대한 측면도이다.
도 3a를 참조하면, 유전체층(111)은 Td의 두께를 가지고, 제1 내부전극(121)은 Ti1의 두께를 가지고, 제2 내부전극(122)은 Ti2의 두께를 가진다.
제1 및 제2 내부전극(121, 122)에 각각 제1 및 제2 전압(V1, V2)이 인가될 경우, 전기장(E)은 제1 및 제2 내부전극(121, 122) 사이에 형성된다.
전기장(E)은 제1 및 제2 전압(V1, V2) 간 전압차에서 제1 및 제2 내부전극(121, 122) 사이의 간격을 나눈 값이므로, 제1 및 제2 내부전극(121, 122) 사이의 간격이 짧을수록 커질 수 있다.
유전체층(111)은 내부저항(IR)을 가진다. 전기장(E)이 유전체층(111)의 절연파괴 전압에 대응되는 전기장보다 작을 경우, 유전체층(111)은 부도체와 유사한 정도의 내부저항(IR)을 가질 수 있다. 예를 들어, 내부저항(IR)은 약 1M옴일 수 있다.
전기장(E)이 유전체층(111)의 절연파괴 전압에 대응되는 전기장 이상일 경우, 유전체층(111)에는 절연파괴 현상이 발생할 수 있다.
도 3b는 적층 세라믹 전자부품의 절연파괴 현상을 설명하는 측면도이다.
도 3b를 참조하면, 유전체층(111)은 세라믹 분말에 기반한 다수의 그레인(Grain)의 집합으로 구성될 수 있다.
유전체층(111)에 절연파괴 현상이 발생할 경우, 절연파괴 전류(BD)는 다수의 그레인(Grain) 사이의 경계선을 타고 흐를 수 있다.
도 4는 유전체층의 두께에 따른 고가속 수명 시험(Highly Accelerated Life Test) 결과를 나타낸 그래프이다.
고가속 수명 시험은 다수의 샘플에 대해 150도의 환경에서 제1 및 제2 외부전극에 3V의 전압차를 24시간 동안 인가하였을 때 내부저항(IR)이 1/1000배 이하로 열화되는 샘플을 비율을 측정하는 과정으로 진행된다.
다수의 샘플은 3.1㎛의 두께를 가지는 유전체층을 포함하는 제1 그룹과, 3.1㎛의 두께를 가지는 유전체층을 포함하는 제1 그룹과, 3.2㎛의 두께를 가지는 유전체층을 포함하는 제2 그룹과, 3.3㎛의 두께를 가지는 유전체층을 포함하는 제3 그룹과, 3.4㎛의 두께를 가지는 유전체층을 포함하는 제4 그룹과, 3.6㎛의 두께를 가지는 유전체층을 포함하는 제5 그룹으로 나눌 수 있다.
도 4를 참조하면, 다수의 점의 형태는 유전체층 두께별로 다르게 표현된다. 가로축은 로그 스케일이다.
고가속 수명 시험은 제1 내지 제 5 그룹 각각에 대해 고가속 수명 시험을 함께 진행하면서 내부저항(IR)이 1/1000배 이하로 열화되는 샘플의 개수가 증가하는 시점을 순차적으로 도 4의 그래프에 기록하는 과정으로 진행된다.
예를 들어, 제1 내지 제5 그룹 각각의 복수의 샘플의 총 개수가 m개일 경우, 도 4의 그래프는 제1 그룹에서 n번째 열화 샘플이 발생한 시점에 대응되는 가로 위치와 [(100/m)*n](%)의 백분율에 대응되는 세로 위치의 점을 표현할 수 있다.
3.1㎛의 두께에 대응되는 제1 그룹의 모든 복수의 샘플은 약 9시간이 경과한 때에 열화된다.
3.2㎛의 두께에 대응되는 제2 그룹의 모든 복수의 샘플은 약 10시간이 경과한 때에 열화된다.
3.3㎛의 두께에 대응되는 제3 그룹의 모든 복수의 샘플은 약 11시간이 경과한 때에 열화된다.
3.4㎛의 두께에 대응되는 제4 그룹의 모든 복수의 샘플은 약 13시간이 경과한 때에 열화된다.
3.6㎛의 두께에 대응되는 제5 그룹의 복수의 샘플 중 24시간 경과한 때의 열화된 샘플의 비율은 10%이다.
즉, 유전체층은 3.4㎛ 초과 3.6㎛ 미만의 두께에서 임계점을 가질 수 있다. 여기서, 임계점은 유전체층의 두께 증가 대비 절연파괴 현상 저하 정도가 급격하게 커지는 지점을 의미한다.
또한, 유전체층은 3.6㎛의 중간값을 가지는 최적 두께범위 내의 두께를 가질 경우에 절연파괴 현상을 크게 억제할 수 있다.
상기 두께범위의 최소값은 상기 임계점에 가까울 수 있다.
따라서, 상기 최적 두께범위는 3.5㎛ 이상 3.7㎛ 이하이다.
즉, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 3.5㎛ 이상 3.7㎛ 이하의 두께를 가지는 유전체층을 포함함으로써, 유전체층의 큰 두께 증가 없이 절연파괴 현상을 크게 억제할 수 있다.
또한, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 제1 및 제2 내부전극 사이의 두께방향 간격이 3.5㎛ 이상 3.7㎛ 이하인 구조를 가짐으로써, 유전체층의 큰 두께 증가 없이 절연파괴 현상을 크게 억제할 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 길이방향으로 본 단면도이다.
도 5a를 참조하면, 세라믹 바디는 각각 제1 및 제2 내부전극(121, 122)의 상측 및 하측에 배치되고 각각 Lc의 두께를 가지는 상부 및 하부 커버층을 더 포함할 수 있으며, 측방향 마진부(Mw)에 배치된 단차 흡수 부재(112)를 더 포함할 수 있다. Lc는 제1 및 제2 내부전극(121, 122)의 사이의 간격(t1)보다 더 두꺼울 수 있다. 이에 따라, 세라믹 바디의 강도(예: 휨강도, 인장강도)는 향상될 수 있다.
제1 및 제2 내부전극(121, 122)은 La의 두께를 가지는 액티브층에 배치될 수 있다. 설계에 따라, 제1 및 제2 내부전극(121, 122)은 제조과정에서의 두께방향 압착과정 이전에 폭방향 가장자리에서 꺾일 수 있다. 이후, 제1 및 제2 내부전극(121, 122)의 꺾인 부분은 두께방향 압착과정과 단차 흡수 부재(112)에 의해 평탄화될 수 있다.
도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 제2 유전체층을 예시한 단면도이며, 도 5a에 도시된 P영역을 확대한 도면이다.
도 5b를 참조하면, 유전체층(111)은 제1 유전체층(111a)와 제2 유전체층(111b)을 포함할 수 있다. 제2 유전체층(111b)은 제1 유전체층(111a)과 제2 내부전극(122)의 사이에 적층될 수 있다.
설계에 따라, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층(111)의 개수는 2개 이상일 수 있다.
제1 및 제2 유전체층(111a, 111b)은 각각 td의 두께를 가질 수 있으며, 제1 및 제2 내부전극(121, 122)의 사이의 간격의 약 절반일 수 있다.
한편, 제1 및 제2 내부전극(121, 122)이 폭방향 가장자리에서 θ 각도로 꺾인 경우, 제1 및 제2 내부전극(121, 122)은 폭방향 가장자리에서 tb의 간격을 가질 수 있으며, td의 2배보다 클 수 있다.
도 5a에 도시된 제1 및 제2 내부전극(121, 122) 사이의 간격(t1)은 세라믹 바디의 중심의 두께방향 축 기준 간격으로 정의된다.
마찬가지로, 유전체층(111)의 두께는 세라믹 바디의 중심의 두께방향 축 기준으로 정의될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
131, 132 : 제 1 및 제 2 외부전극
210 : 기판
221, 222 : 제1 및 제2 전극패드
230 : 솔더

Claims (6)

  1. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및
    각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 유전체층에서 상기 제1 및 제2 외부전극의 사이에 위치하는 부분의 두께는 3.5㎛ 이상 3.7㎛ 이하인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 세라믹 바디는 상기 제1 및 제2 내부전극의 상측 또는 하측에 배치된 커버층을 더 포함하고,
    상기 커버층의 두께는 상기 유전체층에서 상기 제1 및 제2 외부전극의 사이에 위치하는 부분의 두께보다 더 두꺼운 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 유전체층에서 상기 제1 및 제2 외부전극의 사이에 위치하는 부분의 두께는 상기 제1 및 제2 내부전극 각각의 두께의 평균의 2배 이상인 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 내부전극 각각의 두께의 평균은 0㎛ 초과 1.0㎛ 미만인 적층 세라믹 전자부품.
  5. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및
    각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 제1 및 제2 내부전극 사이의 두께방향 간격은 상기 세라믹 바디의 중심의 두께방향 축 기준으로 3.5㎛ 이상 3.7㎛ 이하인 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 세라믹 바디는 상기 유전체층과 상기 제2 내부전극의 사이에 적층된 제2 유전체층을 더 포함하는 적층 세라믹 전자부품.
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