KR20190121197A - 적층 세라믹 전자부품 - Google Patents

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KR20190121197A
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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 제1 내부전극은 상기 제1 외부전극에 연결되는 복수의 제1 일단과, 상기 복수의 제1 일단의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제1 함몰영역을 가지고, 상기 제2 내부전극은 상기 제2 외부전극에 연결되는 복수의 제2 일단과, 상기 복수의 제2 일단의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제2 함몰영역을 가진다.

Description

적층 세라믹 전자부품 {Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
적층 세라믹 전자부품은 캐패시턴스를 제공하는 복수의 내부전극과 유전체층을 포함할 수 있다. 복수의 내부전극과 유전체층이 서로 이종이므로, 적층 세라믹 전자부품은 복수의 내부전극과 유전체층을 작은 공간에 압축시키는 과정에서 크랙 및 디라미네이션(delamination)을 유발할 수 있다.
크랙 및 디라미네이션은 적층 세라믹 전자부품의 소형화 및 고용량에 따라 더욱 빈번하게 발생할 수 있으며, 적층 세라믹 전자부품의 신뢰성 및 생산성을 저하시킬 수 있으며, 제조과정에서의 수분 및 도금액 침투를 촉진시킬 수 있다.
공개특허공보 제10-2018-0007865호
본 발명은 내부전극 및/또는 유전체층의 크랙 및 디라미네이션을 억제할 수 있는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 제1 내부전극은 상기 제1 외부전극에 연결되는 복수의 제1 일단과, 상기 복수의 제1 일단의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제1 함몰영역을 가지고, 상기 제2 내부전극은 상기 제2 외부전극에 연결되는 복수의 제2 일단과, 상기 복수의 제2 일단의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제2 함몰영역을 가진다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 내부전극 및/또는 유전체층의 크랙 및 디라미네이션을 억제할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 나타낸 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 노출을 나타낸 사시도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 유전체층과 내부전극 간의 힘을 나타낸 측면도이다.
도 5는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극을 나타낸 평면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함할 수 있으며, 기판(210) 상의 제1 및 제2 전극패드(221, 222) 상에 실장(200)될 수 있다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.
유전체층은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은, Cu 또는 Ni을 포함하는 제1 및 제2 전극층과, 제1 및 제2 전극층 상에 배치되고 Ni 또는 Sn을 포함하는 제1 및 제2 도금층을 포함할 수 있다.
제1 및 제2 전극층은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.
제1 및 제2 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 제1 및 제2 솔더(230)를 통해 제1 및 제2 전극패드(221, 222)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 솔더(230)는 리플로우(reflow) 과정에 따라 제1 및 제2 외부전극(131, 132)에 더욱 긴밀히 결합될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 나타낸 사시도이다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함하고, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
이러한 제1 및 제2 내부전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 0.4㎛ 이하일 수 있다. 또한, 제1 및 제2 내부전극(121, 122)의 층수는 400층 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층(111)의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배를 초과하도록 설계될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있다.
제1 내부전극(121)은 제1 용량영역(121d)과, 제1 외부전극에 연결되는 복수의 제1 일단(121b, 121c)과, 복수의 제1 일단(121b, 121c)의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제1 함몰영역(121a)을 가진다.
제2 내부전극(122)은 제2 용량영역(122d)과, 제2 외부전극에 연결되는 복수의 제2 일단(122b, 122c)과, 복수의 제2 일단(122b, 122c)의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제2 함몰영역(121a)을 가진다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 노출을 나타낸 사시도이다.
도 3을 참조하면, 복수의 제1 일단(121b, 121c)과 복수의 제2 일단(122b, 122c)은 세라믹 바디(110)의 제1 및 제2 외측으로 노출된다.
제1 및 제2 내부전극(121, 122)에서 제1 및 제2 함몰영역(121a, 122a)에 대응되는 부분은 제1 및 제2 외측으로 노출되지 않는다.
즉, 제1 및 제2 내부전극(121, 122)의 노출면적은 제1 및 제2 함몰영역(121a, 122a)에 의해 감소할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 유전체층과 내부전극 간의 힘을 나타낸 측면도이다.
도 4를 참조하면, 유전체층(111)과 제1 및 제2 내부전극(121, 122)이 포함된 세라믹 바디(110)는 제조과정에서 두께방향의 제1 힘(F1)을 받아서 압착될 수 있다.
이에 따라, 유전체층(111)의 일부분은 제1 내부전극(121)과 제2 외부전극 사이의 공간의 일부분과, 제2 내부전극(122)과 제1 외부전극 사이의 공간의 일부분을 차지할 수 있다.
즉, 유전체층(111)은 제1 및 제2 내부전극(121, 122) 각각의 타단의 상부 또는 하부에서 사선의 경계선을 가지도록 구성될 수 있다.
또한, 유전체층(111)은 복수의 제1 및 제2 일단의 상부 또는 하부에서의 두께가 상기 제1 및 제2 내부전극(121, 122)의 오버랩 영역에서의 두께보다 더 크도록 구성될 수 있다.
이에 따라, 유전체층(111)은 제1 및 제2 내부전극(121, 122)의 타단을 향하여 제2 및 제3 힘(F2, F3)을 가할 수 있다. 제2 및 제3 힘(F2, F3)의 벡터 합은 길이방향 힘을 이룰 수 있다.
일반적으로, 상기 길이방향 힘은 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 외부충격(예: 세라믹 바디 절단과정에서의 블레이드와의 마찰, 발포과정에서의 세라믹 바디 분리, 그린연마과정에서의 세라믹 바디간 충돌, 가소공정에서 탈바인더시 path 발생 등)에 대한 내구성을 열화시키므로, 제1 및 제2 내부전극(121, 122)의 크랙(crack) 및 디라미네이션(delamination)을 유발할 수 있으며, 세라믹 바디(110)의 상부 및/또는 하부 유전체층과 유전체층(111) 사이의 결합력을 저하시킬 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 제1 및 제2 함몰영역의 적어도 일부분에 채워진 유전물질에 기인한 제4 힘(F4)을 받을 수 있다. 제4 힘(F4)은 제2 및 제3 힘(F2, F3)의 벡터 합에 대한 반작용이므로, 제2 및 제3 힘(F2, F3)을 감소시킬 수 있다.
따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 크랙 및 디라미네이션을 억제할 수 있으며, 세라믹 바디(110)의 상부 및/또는 하부 유전체층과 유전체층(111) 사이의 결합력 강화시킬 수 있다.
한편, 제1 및 제2 함몰영역의 적어도 일부분에 채워진 유전물질은 유전체층(111)보다 큰 밀도로 채워질 수 있다. 이에 따라, 상기 유전물질은 단위 크기 대비 더 큰 제4 힘(F4)을 제1 및 제2 내부전극(121, 122)에 가할 수 있다.
예를 들어, 상기 유전물질은 네거티브(negative) 인쇄공정을 통해 제1 및 제2 함몰영역에 채워질 수 있으며, 네거티브 인쇄공정의 환경을 조절하여 상기 유전물질의 밀도를 더욱 높일 수 있다.
한편, 제1 및 제2 내부전극(121, 122)은 제조과정 효율을 위해 Ni을 포함할 수 있는데, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 Ni과 유전체층(111)의 결합력을 강화시켜서 크랙 및 디라미네이션을 억제할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극을 나타낸 평면도이다.
도 5를 참조하면, 세라믹 바디(110)는 (2*Lm+La)의 길이와 (2*Wm+Wa)의 폭을 가질 수 있다.
제1 및 제2 내부전극은 두께방향으로 볼 때 서로 오버랩되는 오버랩 영역을 가질 수 있다. 오버랩 영역의 면적은 La와 Wa의 곱으로 결정될 수 있으며, 세라믹 바디(110)의 캐패시턴스에 대응될 수 있다.
세라믹 바디(110)는 Lm의 길이를 가지는 길이방향 마진부와 Wm의 폭을 가지는 폭방향 마진부를 가질 수 있다.
길이방향 마진부는 L1의 길이를 가지는 제1 길이방향 마진부과 L2의 길이를 가지는 제2 길이방향 마진부를 가질 수 있다.
도 5를 참조하면, 제1 함몰영역(121a)의 경계선의 적어도 일부분은 복수의 제1 일단(121b, 121c)에 대해 사선이고, 제2 함몰영역(122a)의 경계선의 적어도 일부분은 복수의 제2 일단(122b, 122c)에 대해 사선일 수 있다.
이에 따라, 제1 및 제2 내부전극(121, 122)은 제1 및 제2 함몰영역(121a, 122a)에 채워진 유전물질로부터 제1 및 제2 함몰영역(121a, 122a)의 크기 대비 더 큰 길이방향 힘을 받을 수 있다.
제1 및 제2 내부전극(121, 122) 및 유전체층의 크랙 및 디라미네이션은 제1 및 제2 함몰영역(121a, 122a)의 크기 증가에 따른 캐패시턴스 희생 없이도 억제될 수 있다.
도 5를 참조하면, 복수의 제1 일단의 총 길이(W2+W3)는 세라믹 바디의 폭(2*Wm+Wa)의 절반보다 짧고, 복수의 제2 일단의 총 길이(W2+W3)는 세라믹 바디의 폭(2*Wm+Wa)의 절반보다 짧을 수 있다.
이에 따라, 제1 및 제2 함몰영역(121a, 122a)에 채워진 유전물질은 세라믹 바디(110)의 소결시의 길이방향 힘에 대해 지배적일 수 있다. 따라서, 제1 및 제2 내부전극(121, 122) 및 유전체층의 크랙 및 디라미네이션은 더욱 효율적으로 억제될 수 있다.
도 5를 참조하면, 복수의 제1 일단 사이의 간격(W1)은 복수의 제1 일단의 총 길이(W2+W3)보다 짧고, 복수의 제2 일단 사이의 간격(W1)은 복수의 제2 일단의 총 길이(W2+W3)보다 짧을 수 있다.
이에 따라, 제1 및 제2 내부전극(121, 122)과 제1 및 제2 외부전극 간의 연결 안정성은 유지될 수 있으며, 등가직렬저항(ESR)의 실질적 상승을 억제할 수 있다.
도 5를 참조하면, 제1 함몰영역(121a)은 두께방향으로 볼 때 제2 내부전극(122)에 오버랩되지 않도록 구성되고, 제2 함몰영역(122a)은 두께방향으로 볼 때 제1 내부전극(121)에 오버랩되지 않도록 구성될 수 있다.
이에 따라, 제1 및 제2 내부전극(121, 122) 및 유전체층의 크랙 및 디라미네이션은 세라믹 바디(110)의 캐패시턴스 희생 없이도 억제될 수 있다.
도 5를 참조하면, 제1 및 제2 함몰영역(121a, 122a)은 각각 반원의 형태를 가질 수 있다. 이에 따라, 제1 및 제2 함몰영역(121a, 122a)은 높은 신뢰도로 형성될 수 있다.
예를 들어, 제1 및 제2 함몰영역(121a, 122a)은 복수의 세라믹 바디(110)가 접합된 상태에서 복수의 세라믹 바디(110)의 경계선에서 원형으로 형성될 수 있다. 이후, 복수의 세라믹 바디(110)는 절단될 수 있다. 이때, 제1 및 제2 함몰영역(121a, 122a)은 반원의 형태를 가질 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
121a, 122a : 제 1 및 제 2 함몰영역
121b, 121c, 122b, 122c : 복수의 제 1 및 제 2 일단
121d, 122d: 제1 및 제2 용량영역
131, 132 : 제 1 및 제 2 외부전극
210 : 기판
221, 222 : 제1 및 제2 전극패드
230 : 솔더

Claims (10)

  1. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및
    각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 제1 내부전극은 상기 제1 외부전극에 연결되는 복수의 제1 일단과, 상기 복수의 제1 일단의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제1 함몰영역을 가지고,
    상기 제2 내부전극은 상기 제2 외부전극에 연결되는 복수의 제2 일단과, 상기 복수의 제2 일단의 사이에 위치하고 적어도 일부분이 유전물질로 채워진 제2 함몰영역을 가지는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 함몰영역의 경계선의 적어도 일부분은 상기 복수의 제1 일단에 대해 사선이고,
    상기 제2 함몰영역의 경계선의 적어도 일부분은 상기 복수의 제2 일단에 대해 사선인 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 복수의 제1 일단의 총 길이는 상기 세라믹 바디의 폭의 절반보다 짧고,
    상기 복수의 제2 일단의 총 길이는 상기 세라믹 바디의 폭의 절반보다 짧은 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 복수의 제1 일단 사이의 간격은 상기 복수의 제1 일단의 총 길이보다 짧고,
    상기 복수의 제2 일단 사이의 간격은 상기 복수의 제2 일단의 총 길이보다 짧은 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 제1 함몰영역은 두께방향으로 볼 때 상기 제2 내부전극에 오버랩되지 않도록 구성되고,
    상기 제2 함몰영역은 두께방향으로 볼 때 상기 제1 내부전극에 오버랩되지 않도록 구성되는 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 함몰영역은 각각 반원의 형태를 가지는 적층 세라믹 전자부품.
  7. 제5항에 있어서,
    상기 유전체층은 상기 제1 및 제2 내부전극 각각의 타단의 상부 또는 하부에서 사선의 경계선을 가지도록 구성된 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 유전체층은 상기 복수의 제1 및 제2 일단의 상부 또는 하부에서의 두께가 상기 제1 및 제2 내부전극의 오버랩 영역에서의 두께보다 더 크도록 구성된 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 제1 및 제2 함몰영역의 적어도 일부분에 채워진 유전물질은 상기 유전체층보다 큰 밀도로 채워진 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 제1 및 제2 내부전극은 Ni을 포함하는 적층 세라믹 전자부품.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091598A (en) * 1997-03-28 2000-07-18 Tdk Corporation Laminated ceramic electronic part including a plurality of internal electrodes having two leading portions and a non-exposed portion between the two leading portions
US6278602B1 (en) * 1998-07-27 2001-08-21 Murata Manufacturing Co., Ltd. Ceramic electronic part
KR20070103153A (ko) * 2006-04-18 2007-10-23 삼화콘덴서공업주식회사 적층 세라믹 캐패시터 및 그의 제조방법
KR20120062238A (ko) * 2010-12-06 2012-06-14 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법
KR20180007865A (ko) 2016-07-14 2018-01-24 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6414417B1 (en) * 1999-08-31 2002-07-02 Kyocera Corporation Laminated piezoelectric actuator
JP4035988B2 (ja) * 2001-12-06 2008-01-23 株式会社デンソー セラミック積層体及びその製造方法
JP2004297041A (ja) * 2003-03-12 2004-10-21 Denso Corp 積層型圧電体素子
JP4378371B2 (ja) * 2006-09-29 2009-12-02 Ｔｄｋ株式会社 積層コンデンサ
KR20090050664A (ko) * 2007-11-16 2009-05-20 삼성전기주식회사 다층 세라믹 콘덴서의 제조 방법
JP5493328B2 (ja) * 2008-10-09 2014-05-14 株式会社村田製作所 積層型電子部品の製造方法
KR101762032B1 (ko) * 2015-11-27 2017-07-26 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091598A (en) * 1997-03-28 2000-07-18 Tdk Corporation Laminated ceramic electronic part including a plurality of internal electrodes having two leading portions and a non-exposed portion between the two leading portions
US6278602B1 (en) * 1998-07-27 2001-08-21 Murata Manufacturing Co., Ltd. Ceramic electronic part
KR20070103153A (ko) * 2006-04-18 2007-10-23 삼화콘덴서공업주식회사 적층 세라믹 캐패시터 및 그의 제조방법
KR20120062238A (ko) * 2010-12-06 2012-06-14 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법
KR20180007865A (ko) 2016-07-14 2018-01-24 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

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