KR20120062238A - 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법 - Google Patents

적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법 Download PDF

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Abstract

본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 제1 세라믹 파우더를 포함하고, 두께가 1㎛이하인 복수개의 세라믹 시트이 적층된 적층 본체; 복수개의 세라믹 시트에 형성된 내부 전극 패턴; 및 세라믹 시트에 위에서 내부 전극 패턴을 둘러싸도록 형성되며, 상기 제1 세라믹 파우더보다 입경이 작은 제2 세라믹 파우더를 포함하고 상기 내부 전극 패턴보다 두께가 같거나 얇은 유전체 패턴;을 포함한다.

Description

적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법{A MUlLTI LAYERED CERAMIC DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법에 관한 것으로, 보다 상세하게는 1 ㎛ 이하의 박층을 유지하면서도 쇼트 발생률이 낮아 신뢰성이 우수한 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법에 관한 것이다.
일반적으로 캐패시터, 인덕터, 압전체 소자, 바리스터 또는 써미스터 등의 세라믹 재료를 사용하는 적층 세라믹 전자부품은 복수의 세라믹층으로 이루어진 적층 세라믹 본체, 상기 적층 세라믹 본체 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 상기 적층 세라믹 본체 표면에 형성된 외부 전극을 구비한다.
최근 전자 기기의 고성능화 및 고집적화 추세에 따라 적층 세라믹 전자부품에 있어서도 소형화 및 고집적화에 대한 요구가 증가하고 있다.
특히 적층 세라믹 캐패시터(MLCC; Multi Layer Ceramic Capacitor)도 이러한 요구에 부응하여 소형화, 박층화, 고용량화, 고주파 영역에서의 저임피던스화 등의 연구가 활발히 이루어지고 있다.
일반적으로 적층 세라믹 캐패시터를 제조하기 위하여는 세라믹 그린시트를 제조하고 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부 전극 패턴을 형성한다. 그리고 내부 전극 패턴이 형성된 세라믹 그린시트를 수십 내지 수백층까지 쌓아 올려 그린 세라믹 적층체를 제조한다. 이 후, 그린 세라믹 적층체를 고온, 고압 하에서 압착하여 적층 세라믹 본체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 그리고 그린 칩은 가소, 소성 및 연마 등의 공정을 거친 뒤, 외부 전극을 형성하여 적층 세라믹 캐패시터를 완성한다.
초고용량 적층 세라믹 캐패시터를 제조하기 위하여, 미립의 티탄산바륨(BaTiO3) 입자를 사용하여 세라믹 그린시트를 제조하여야 한다. 미립의 티탄산바륨 입자를 적용할 경우 박막에서의 세라믹 그린시트의 막 강도를 확보하기 위하여 바인더 함량을 증가시켜야 하는데 이로 인하여 내부 전극의 변형이 심하게 발생하여 전극 구조 불량 및 전극이 쇼트되는 절단 불량 등이 발생하여 제품의 신뢰도를 저하시키고 있다.
본 발명은 내부 전극의 변형을 방지하여 전극 구조 불량 및 절단 불량을 방지하여 제품의 신뢰도를 높일 수 있는 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것을 목적을 한다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 제1 세라믹 파우더를 포함하고, 두께가 1㎛이하인 복수개의 세라믹 시트가 적층된 적층 본체; 복수개의 세라믹 시트에 형성된 내부 전극 패턴; 및 세라믹 시트 상에 상기 내부 전극 패턴을 둘러싸도록 형성되며, 상기 제1 세라믹 파우더보다 입경이 작은 제2 세라믹 파우더를 포함하고 상기 내부 전극 패턴보다 두께가 같거나 얇은 유전체 패턴;을 포함한다.
상기 제1 세라믹 파우더의 입경은 100nm 이하이고, 제2 세라믹 파우더의 입경은 80nm 이하일 수 있다.
상기 세라믹 시트의 두께는 0.7 내지 0.9㎛일 수 있다.
상기 유전체 패턴과 상기 내부 전극 패턴의 간격이 0.8㎛ 이하가 되도록 형성될 수 있다.
상기 세라믹 시트는 제1 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제1 세라믹 페이스트가 도포되어 형성되고, 상기 유전체 패턴은 제2 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 더 포함하는 제2 세라믹 페이스트가 도포되어 형성될 수 있다.
상기 제1 세라믹 페이스트 또는 상기 제2 세라믹 페이스트 100 중량부에 대하여 10 내지 20 중량부의 유기 바인더를 포함할 수 있다.
상기 유기 바인더에 포함된 에틸 셀룰로오스와 폴리비닐 부티랄의 비가 10:90 내지 20:80일 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 전자부품의 제조방법은 제1 세라믹 파우더를 포함하는 복수개의 세라믹 시트를 마련하는 단계; 복수개의 세라믹 시트에 내부 전극 패턴을 인쇄하는 단계; 상기 내부 전극 패턴을 둘러싸도록 상기 세라믹 시트 상에 상기 제1 세라믹 파우더보다 입경이 작은 제2 세라믹 파우더를 포함하고 상기 내부 전극 패턴보다 두께가 같거나 얇은 유전체 패턴을 형성하는 단계; 및 내부 전극 패턴과 유전체 패턴이 형성된 복수개의 세라믹 시트를 열전사 방식으로 압착 및 적층하는 단계;를 포함한다.
상기 세라믹 시트의 두께는 1㎛이하일 수 있다.
상기 열전사는 80℃ 이하의 온도 및 20ton 이하의 압력에서 이루어질 수 있다.
상기 세라믹 시트는 제1 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제1 세라믹 페이스트가 도포되어 형성되고, 상기 유전체 패턴은 제2 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제2 세라믹 페이스트가 도포되어 형성될 수 있다.
상기 제1 세라믹 페이스트 또는 상기 제2 세라믹 페이스트 100 중량부에 대하여 10 내지 20 중량부의 유기 바인더를 포함할 수 있다.
상기 유기 바인더에 포함된 에틸 셀룰로오스와 폴리비닐 부티랄의 비가 10:90 내지 20:80일 수 있다.
상기 내부 전극 패턴은 적층 및 압착에 의한 길이 변화율이 10% 이하일 수 있다.
상기 내부 전극 패턴은 적층 및 압착에 의한 두께 변화율이 5% 이하일 수 있다.
상기 제1 세라믹 파우더의 입경은 100nm 이하이고, 제2 세라믹 파우더의 입경은 80nm 이하일 수 있다.
상기 세라믹 시트의 두께는 0.7 내지 0.9㎛일 수 있다.
상기 유전체 패턴과 상기 내부 전극 패턴의 간격이 0.8㎛ 이하가 되도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 세라믹 시트에 유전체 패턴을 인쇄함에 따라 낮은 압력 및 낮은 온도에서 열전사 공법을 적용할 수 있게 된다. 그에 따라 세라믹 시트를 박층화하면서도 층간 접촉성을 증가시켜 적층된 세라믹 시트 사이의 에어 트랩(air trap)이 발생하는 것을 방지할 수 있다
또한, 상기 유전체 패턴을 인쇄함에 따라 내부 전극의 변형을 방지하여 전극 구조 불량 및 절단 불량을 방지하여 제품의 신뢰도를 높일 수 있는 적층 세라믹 전자부품 및 그 제조방법을 제공할 수 있다.
이와 같이 본 발명의 일 실시예에 따르면 쇼트(short) 불량을 방지하여 신뢰성이 높으면서도 소형화 및 박층화된 적층 세라믹 전자푸품을 제조할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품 제조방법을 나타내는 공정흐름도이다.
도 3은 본 발명의 일 실시예에 따라 내부 전극 패턴과 유전체 패턴이 인쇄된 세라믹 시트를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따라 열전사 방식으로 세라믹 시트를 적층하는 공정을 나타내는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 단면도이고, 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품 제조방법을 나타내는 공정흐름도이며, 도 3은 본 발명의 일 실시예에 따라 내부 전극 패턴과 유전체 패턴이 인쇄된 세라믹 시트를 나타내는 사시도이고, 도 4는 본 발명의 일 실시예에 따라 열전사 방식으로 세라믹 시트를 적층하는 공정을 나타내는 개략도이다.
이하, 도 1 내지 도 4을 참조하여 본 발명의 일 실시예에 따른 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법에 관하여 알아보자.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 단면도를 나타내는 도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품(1)은 복수개의 세라믹 시트(20)가 적층된 적층 세라믹 본체, 세라믹 시트(20)에 형성된 내부 전극 패턴(30) 및 상기 적층 본체의 양단에 형성되어 내부 전극 패턴(30)에 전기적으로 연결되는 제1 외부 전극(15a) 및 제2 외부 전극(15b)를 포함한다.
상기 적층 세라믹 본체는 복수의 세라믹 시트가 적층된 것으로 상기 세라믹 시트는 소결된 상태로 인접하는 세라믹 시트(20)와의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 시트(20)는 제1 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 제1 세라믹 페이스트가 도포되어 형성될 수 있다.
본 발명의 일 실시예에 따르면 1㎛ 이하의 박층의 세라믹 시트(20)를 제조하기 위하여 100nm 이하의 제1 세라믹 파우더를 사용할 수 있다.
본 발명의 일 실시예에 따르면 고용량 적층 세라믹 캐패시터를 구현하기 위하여 한개의 세라믹 시트(20)는 1㎛ 이하의 두께를 가질 수 있으며, 바람직하게는 적층 및 압착 후 0.7 내지 0.9㎛ 두께를 가질 수 있다.
상기 내부 전극 패턴(30)은 상기 복수개의 세라믹 시트의 적층과정에서 하나의 세라믹 시트에 형성된 것으로, 소결에 의하여 하나의 세라믹 시트를 사이에 두고, 상기 세라믹 본체 내부에 형성된다.
상기 내부 전극 패턴(30)은 서로 다른 극성을 갖는 제1 내부 전극 패턴 및 제2 내부 전극 패턴을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다. 상기 제1 및 제2 내부 전극 패턴 각각의 한 단부가 교대로 상기 적층 세라믹 본체의 양 측면에 노출될 수 있다.
상기 내부 전극 패턴(30)은 도전성 금속으로 형성될 수 있으며, 이에 제한되는 것은 아니나, 예를 들면, Ni, Cu, Pd 및 이들의 합금으로 이루어진 군 중에서 선택된 하나 이상을 포함할 수 있다.
상기 유전체 패턴(40)은 상기 복수개의 세라믹 시트의 적층과정에서 하나의 세라믹 시트(20)에 형성될 수 있고, 또한 상기 유전체 패턴(40)은 세라믹 시트 위에서 내부 전극 패턴(30)을 둘러싸도록 형성될 수 있다. 따라서, 소결에 의하여 상기 유전체 패턴이 인접해 있는 세라믹 시트와 일체화될 수 있다.
상기 유전체 패턴(40)은 제2 세라믹 파우더, 유기 바인더 및 유기 용제로 이루어진 유전체 패턴용 제2 세라믹 페이스트가 도포되어 형성된 것으로, 유전체 페이스트가 일예로 스크린 인쇄법에 의하여 상기 내부 전극 패턴(30)을 둘러싸도록 세라믹 시트(20) 위에 도포될 수 있다.
상기 제1 및 제2 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다.
본 발명의 일 실시예에 따르면, 특히 상기 유전체 패턴(40)은 내부 전극 패턴(30) 사이에 인쇄되어 세라믹 시트 적층시 내부 전극 패턴의 형성으로 인한 단차를 해소하기 위한 것으로, 제2 세라믹 파우더에 의해 형성되는 유전체 패턴(40)은 세라믹 시트와의 접촉성을 향상시키면서 내부 전극 패턴의 불균일한 팽창을 방지하는 역할을 한다.
제1 세라믹 파우더의 경우 세라믹 시트(20)를 구성하는 것으로서 소결을 통하여 치밀화될 수 있다. 한편, 제2 세라믹 파우더의 경우 세라믹 시트와 세라믹 시트 사이에 형성되는 유전체 패턴(40)을 구성하는 것으로서 세라믹 시트(20)보다 느리게 소결된다. 상기 세라믹 시트(20)와 유전체 패턴(40)의 소결 속도의 차이로 크랙(crack) 또는 변형이 이루어질 수 있다.
따라서, 본 발명의 일 실시예에 따르면 제2 세라믹 파우더의 입경은 제1 세라믹 파우더의 입경에 비하여 작을 수 있다. 본 발명의 일 실시예에 따르면 80nm 이하의 입경을 갖는 제2 세라믹 파우더를 사용할 수 있다.
제1 세라믹 파우더보다 치밀한 제2 세라믹 파우더를 사용하여 유전체 패턴(40)에 치밀성을 부여할 수 있고, 그에 따라 유전체 패턴(40)의 소결 속도를 빠르게 할 수 있다.
따라서, 제1 세라믹 파우더에 비하여 입경이 작은 제2 세라믹 파우더를 사용하여 세라믹 시트(20)와 유전체 패턴(40) 사이의 소결 속도를 맞출 수 있으며, 그에 따라, 적층 세라믹 본체의 크랙 또는 변형을 방지할 수 있다.
상기 제1 세라믹 페이스트 및 제2 세라믹 페이스트에 포함된 유기 바인더는 세라믹 파우더의 분산성을 확보하기 위한 것으로, 이에 제한되는 것은 아니나 에틸 셀룰로오스, 폴리비닐 부티랄 및 이들의 혼합물이 사용될 수 있다.
상기 유기 바인더는 각각의 제1 또는 제2 세라믹 페이스트 100 중량부에 대하여 10 내지 20 중량부가 포함될 수 있다. 상기 유기 바인더의 양이 10 중량부 미만이 되면 형성된 세라믹 시트 및 유전체 패턴의 강도가 저하되어 칩의 강도가 저하되거나 내부 전극 페이스트에 포함된 용제에 의한 시트 어택(sheet attack) 현상이 일어날 수 있기 때문에 10 내지 20 중량부인 것이 바람직하다.
또한, 상기 유기 바인더에는 에틸 셀룰로오스와 폴리 비닐 부티랄이 함께 사용될 수 있는데, 상기 유기 바인더에 대한 에틸 셀룰로오스와 폴리 비닐 부티랄의 비가 10:90 내지 20:80 이 될 수 있다.
본 발명의 일 실시예에 따르면 세라믹 페이스트에 에틸 셀룰로오스를 첨가시킴으로써 내부 전극 패턴의 인쇄 형상을 균일화할 수 있고, 폴리 비닐 부티랄을 첨가시킴으로써 내부 전극층과 세라믹 시트와의 접촉성을 향상시킬 수 있다.
또한, 상기 유전체 패턴(40)은 내부 전극 패턴과 소정의 간격으로 이격되어 배치될 수 있다.
소성시 내부 전극 패턴과 유전체 패턴의 팽창률 차이로 인하여 적층 세라믹 본체에 크랙 또는 변형을 유발할 수 있는데, 이러한 팽창률 차이를 보완하기 위하여 유전체 패턴(40)과 내부 전극 패턴(30)은 소정의 간격으로 이격되어 배치될 수 있으며, 바람직하게는 0.8㎛ 이하의 간격을 두고 배치될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품 제조방법을 나타내는 공정흐름도이다.
도 2를 참조하면 본 발명의 일 실시예에 따른 적층 세라믹 전자부품 제조 방법은, 제1 세라믹 파우더를 포함하는 복수개의 유전체 세라믹 시트를 마련하는 단계; 상기 복수개의 세라믹 시트에 내부 전극 패턴을 인쇄하는 단계; 상기 내부 전극 패턴 주변부에 제2 세라믹 파우더를 포함하고 상기 내부 전극 패턴보다 두께가 같거나 얇은 유전체 패턴을 형성하는 단계; 및 상기 내부 전극 패턴과 유전체 패턴이 형성된 복수개의 유전체층을 열전사 방식으로 압착 및 적층하는 단계를 포함한다.
도 2a를 참조하면, 적층 세라믹 전자부품을 제조하기 위하여 캐리어 필름(10)에 세라믹 시트용 제1 세라믹 페이스트를 도포하여 세라믹 시트(20)를 형성한다.
상기 캐리어 필름은 세라믹 시트(20)를 형성하고 이동시키기 위한 것으로, 이에 제한되는 것은 아니나 폴리에틸렌 테레프탈레이트가 사용될 수 있다.
제1 세라믹 페이스트는 제1 세라믹 파우더, 유기 바인더 및 유기 용제를 포함하여 형성된 것으로 캐리어 필름 위에 도포되어 세라믹 시트를 형성할 수 있다.
본 발명의 일 실시예에 따르면 박막의 세라믹 시트를 제조하기 위하여 100nm 이하의 제1 세라믹 파우더를 사용할 수 있으며, 그에 따라 1㎛ 이하의 세라믹 시트를 제조할 수 있다.
도 2b를 참조하면, 상기 세라믹 시트(20)를 형성한 뒤에 소정의 간격으로 이격된 복수개의 내부 전극 패턴(30)을 인쇄할 수 있다.
상기 내부 전극 패턴(30)은 도전성 금속 파우더, 유기 바인더 및 유기 용제를 포함하는 도전성 페이스트에 의해 도포된 것으로, 이에 제한되는 것은 아니나 스크린 인쇄 또는 그라비아 인쇄와 같은 방식으로 도포되어 형성될 수 있다.
도 2c를 참조하면, 상기 내부 전극 패턴(30)이 인쇄된 세라믹 시트(20)에 유전체 패턴(40)을 인쇄할 수 있다.
상기 유전체 패턴(40)은 제2 세라믹 파우더, 유기 바인더 및 유기 용제를 포함하는 유전체 패턴용 제2 세라믹 페이스트가 도포되어 형성된 것으로, 일 예로 스크린 인쇄와 같은 방식으로 복수개의 내부 전극 패턴(30) 사이에 인쇄될 수 있다.
상기 제2 세라믹 파우더는 제1 세라믹 파우더보다 입경이 작은 것으로 바람직하게는 80nm 이하의 크기를 가질 수 있다. 유전체 패턴(40)은 제1 세라믹 파우더보다 작은 입경의 제2 세라믹 파우더를 포함하기 때문에 상기 유전체 패턴에 치밀성을 부여하여 소결 속도를 빠르게 할 수 있다. 즉, 유전체 패턴과 세라믹 시트 사이의 소결 속도 차이를 완화할 수 있다.
그리고, 유기 바인더는 폴리 비닐 부티랄과 에틸 셀룰로오스를 포함하여 세라믹 시트와의 접착성을 향상시킬 수 있다.
상기 유전체 패턴(40)은 복수개의 내부 전극 패턴(30) 사이에 인쇄될 수 있으며, 내부 전극 패턴(30)과 소정의 간격으로 이격되어 배치될 수 있다.
유전체 패턴(40)이 내부 전극 패턴(30) 사이에 인쇄되기 때문에 이후 적층되었을 때에 내부 전극 패턴(30)과 위에 적층되는 세라믹 시트와의 접착성을 향상시킬 수 있다.
내부 전극 패턴(30)의 경우 박층화를 위해 미립의 도전성 파우더가 포함되면서 인쇄 형상 균일화를 위하여 포함되는 수지의 종류와 양이 감소 된다. 따라서, 내부 전극 패턴(30)의 세라믹 시트(20)에 대한 접착성이 저하되게 된다.
그러나, 본 발명의 일 실시예에 따르면 내부 전극 패턴(30)을 둘러싸도록 유전체 패턴(40)이 인쇄되고, 유전체 패턴에는 폴리 비닐 부티랄과 같은 접착성이 우수한 유기 바인더가 포함되어 있기 때문에 세라믹 시트(20)에 대한 접착성이 내부 전극 패턴(30)만 형성된 세라믹 시트(20)에 비하여 현저하게 향상되게 된다.
또한, 유전체 패턴(40)이 내부 전극 패턴(30)과 내부 전극 패턴(30) 사이에 인쇄되기 때문에 이후 적층 및 압착되었을 때에 적층 세라믹 본체에서의 단차를 해소할 수 있다.
한편, 적층 및 압착시 내부 전극 패턴(30)이 늘어나게 되는 데, 내부 전극 패턴(30)이 많이 늘어날수록 완성된 칩에서의 쇼트 발생률이 높아지게 된다.
그러나, 본 발명의 일 실시예에 따르면 내부 전극 패턴(30) 주변부에 유전체 패턴(40)이 인쇄되기 때문에 내부 전극 패턴(30)의 적층 및 압착시 과도하게 늘어나는 것을 방지할 수 있다. 그에 따라 칩의 쇼트 발생률을 낮출 수 있다.
본 발명의 일 실시예에 따르면 상기 내부 전극 패턴(30)의 적층 및 압착시 길이 변화율을 10% 이하로 낮출 수 있다. 더욱 바람직하게는 적층 및 압착시 길이 변화율을 5% 이하로 낮출 수 있는데 내부 전극 패턴(30)과 유전체 패턴의 간격을 조절하여 길이 변화율을 더욱 낮출 수 있다.
따라서, 박막의 내부 전극 패턴이 과도하게 늘어나 내부 전극 패턴이 쇼트되는 현상을 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따라 내부 전극 패턴과 유전체 패턴이 인쇄된 세라믹 시트를 나타내는 사시도이다.
도 2c 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 유전체 패턴(40)은 제1 내부 전극 패턴(30a) 및 제2 내부 전극 패턴(30b)의 사이에 소정의 간격(d)을 두고 배치될 수 있다.
유전체 패턴(40)과 복수개의 내부 전극 패턴(30a, 30b)은 그 구성 물질이 다르기 때문에 소성시 팽창률의 차이로 인하여 적층 세라믹 본체에 크랙 및 변형을 유도할 수 있다. 따라서, 이러한 팽창률 차이를 보완하기 위하여 유전체 패턴(40)은 복수개의 내부 전극 패턴(30a, 30b)과 소정의 간격(d)을 두고 배치될 수 있다.
바람직하게는 내부 전극 패턴과 유전체 패턴은 0.8㎛ 이하의 간격을 두고 인쇄될 수 있다. 0.8㎛를 초과하는 경우 내부 전극 패턴과 유전체 패턴 사이의 간격이 지나치게 벌어져 오히려 적층 세라믹 본체의 표면에 굴곡이 형성될 수 있기 때문에 0.8㎛ 이하인 것이 바람직하다.
도 4는 본 발명의 일 실시예에 따라 열전사 방식으로 세라믹 시트를 적층하는 공정을 나타내는 개략도이다.
본 발명의 일 실시예에 따라 열전사 방식으로 내부 전극 패턴(30)과 유전체 패턴(40)이 형성된 세라믹 시트(20)를 적층할 수 있다.
1㎛ 이하의 세라믹 시트를 적층하기 위하여 열전사 방식을 적용할 수 있다.
본 발명의 일 실시예에 따른 열전사 적층 장치에는 제1 열 공급부(110)가 형성된 헤드부(100)와 제2 열 공급부(210)가 형성된 지지부(200)를 포함한다.
상기 헤드부(100)는 y축 방향으로 상하로 왕복 운동하여 지지부(200)에 세라믹 시트를 적층할 수 있다.
세라믹 시트(20)는 캐리어 필름(10) 위에 형성되어 제1 롤부(150a) 및 제2 롤부(150b)에 연결되어 헤드부(100)의 이동에 의하여 지지부에 적층될 수 있다.
상기 헤드부(100)와 상기 지지부(200)에 형성된 제1 열 공급부(110) 및 제2 열 공급부(210)에 의하여 캐리어 필름(10)으로부터 세라믹 시트(20)를 분리할 수 있고, 상기 헤드부(100)와 상기 지지부(200)에 의하여 압력이 가해져 지지부에 적층된 세라믹 시트에(20)와 헤드부(100)에 부착된 내부 전극 패턴(30) 및 유전체 패턴(40)이 서로 접착하여 적층이 이루어질 수 있다.
1㎛ 이하의 박층의 경우 내부 전극 패턴(30)과 세라믹 시트(20)와의 접착성이 세라믹 시트(20)와 캐리어 필름(10) 사이의 접착성보다 떨어지기 때문에 고온 고압을 가하여야 세라믹 시트(20)의 적층이 이루어질 수 있다.
고온 고압에서 세라믹 시트의 적층이 이루어지는 경우 세라믹 시트가 변형되거나, 세라믹 시트가 손상되어 변형되어 적층 불량이 발생하는 빈도가 높아진다.
특히, 고압에서 세라믹 시트를 열전사 하는 경우 에어 트랩(air trap)과 같은 세라믹 시트의 불량이 발생할 수 있다.
그러나, 본 발명의 일 실시예에 따르면 내부 전극 패턴(30) 주변부에 유전체 패턴(40)이 형성되어 세라믹 시트(20)와의 접착성을 향상시킬 수 있기 때문에 상대적으로 저온 저압에서도 세라믹 시트(20)의 적층이 이루어질 수 있다.
그에 따라 세라믹 시트의 변형을 방지할 수 있고 세라믹 시트의 손상을 방지할 수 있다.
본 발명의 바람직한 실시예에 따르면 80℃이하의 온도에서 적층이 이루어질 수 있고, 20ton 이하의 압력을 가하여도 1㎛ 이하의 세라믹 시트를 적층할 수 있다.
80℃를 초과하거나, 20ton 이상의 압력을 가한 경우 세라믹 시트가 변형되거나 적층 세라믹 본체에 에어 트랩과 같은 구조적 불량이 발생할 수 있기 때문에 80℃이하의 온도 20ton 이하의 압력으로 열전사를 수행하는 것이 바람직하다.
따라서, 본 발명의 일 실시예에 따르면 열전사 방식으로 세라믹 시트를 압착 및 적층 하기 때문에 1㎛ 이하의 세라믹 시트를 적층하는 것이 가능하고, 더욱 바람직하게는 0.7 내지 0.9㎛의 세라믹 시트를 적층할 수 있다.
본 발명의 일 실시예에 따르면 상기와 같은 박층의 세라믹 시트를 열전사 방식으로 적층하더라도, 내부 전극 패턴 주변부에 유전체 패턴이 형성되어 있기 때문에 세라믹 시트와 내부 전극 패턴이 형성된 층과의 접착성이 향상되어 더 낮은 온도 및 압력에서도 열전사가 이루어질 수 있고, 또한 유전체 패턴이 주변부에 형성되어 있기 때문에 내부 전극 패턴 표면 및 주변부에 에어 트랩이 발생하여 적층 세라믹 본체의 구조적 불량의 발생이 발생하거나 층간 쇼트가 발생하는 것을 방지할 수 있다.
또한, 압력과 온도를 가하여 압착 및 적층을 하더라도 내부 전극 패턴이 형성된 층과 세라믹 층의 단차는 유전체 패턴에 의하여 해소되기 때문에 내부 전극 패턴이 지나치게 늘어나 쇼트되는 현상을 방지할 수 있다.

Claims (18)

  1. 제1 세라믹 파우더를 포함하고, 두께가 1㎛이하인 복수개의 세라믹 시트가 적층된 적층 본체;
    상기 복수개의 세라믹 시트에 형성된 내부 전극 패턴; 및
    상기 세라믹 시트 상에 상기 내부 전극 패턴을 둘러싸도록 형성되며, 상기 제1 세라믹 파우더보다 입경이 작은 제2 세라믹 파우더를 포함하고 상기 내부 전극 패턴보다 두께가 같거나 얇은 유전체 패턴;
    을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 세라믹 파우더의 입경은 100nm 이하이고,
    상기 제2 세라믹 파우더의 입경은 80nm 이하인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 시트의 두께는 0.7 내지 0.9㎛인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 유전체 패턴과 상기 내부 전극 패턴의 간격이 0.8㎛ 이하가 되도록 형성되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 세라믹 시트는 제1 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제1 세라믹 페이스트가 도포되어 형성되고, 상기 유전체 패턴은 제2 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제2 세라믹 페이스트가 도포되어 형성되는 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 제1 세라믹 페이스트 또는 상기 제2 세라믹 페이스트에 포함되는 유기 바인더의 함량은 상기 제1 세라믹 페이스트 또는 제2 세라믹 페에스트 100 중량부에 대하여 10 내지 20 중량부인 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 유기 바인더에 포함된 에틸 셀룰로오스와 폴리비닐 부티랄의 비가 10:90 내지 20:80인 적층 세라믹 전자부품.
  8. 제1 세라믹 파우더를 포함하는 복수개의 세라믹 시트를 마련하는 단계;
    상기 복수개의 세라믹 시트에 내부 전극 패턴을 인쇄하는 단계;
    상기 내부 전극 패턴을 둘러싸도록 상기 세라믹 시트 상에 상기 제1 세라믹 파우더보다 입경이 작은 제2 세라믹 파우더를 포함하고 상기 내부 전극 패턴보다 두께가 같거나 얇은 유전체 패턴을 형성하는 단계; 및
    상기 내부 전극 패턴과 상기 유전체 패턴이 형성된 복수개의 세라믹 시트를 열전사 방식으로 압착 및 적층하는 단계;
    를 포함하는 적층 세라믹 전자부품 제조방법.
  9. 제8항에 있어서,
    상기 세라믹 시트의 두께는 1㎛이하인 적층 세라믹 전자부품 제조방법.
  10. 제8항에 있어서,
    상기 열전사는 80℃ 이하의 온도 및 20ton 이하의 압력에서 이루어지는 적층 세라믹 전자부품 제조방법.
  11. 제8항에 있어서,
    상기 세라믹 시트는 제1 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제1 세라믹 페이스트가 도포되어 형성되고, 상기 유전체 패턴은 제2 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄을 포함하는 유기 바인더 및 유기 용제를 포함하는 제2 세라믹 페이스트가 도포되어 형성되는 적층 세라믹 전자부품 제조방법.
  12. 제11항에 있어서,
    상기 제1 세라믹 페이스트 또는 상기 제2 세라믹 페이스트에 포함되는 유기 바인더의 함량은 상기 제1 세라믹 페이스트 또는 제2 세라믹 페에스트 100 중량부에 대하여 10 내지 20 중량부인 적층 세라믹 전자부품 제조방법.
  13. 제12항에 있어서,
    상기 유기 바인더에 포함된 에틸 셀룰로오스와 폴리비닐 부티랄의 비가 10:90 내지 20:80인 적층 세라믹 전자부품 제조방법.
  14. 제8항에 있어서,
    상기 내부 전극 패턴은 적층 및 압착에 의한 길이 변화율이 10% 이하인 적층 세라믹 전자부품 제조방법.
  15. 제8항에 있어서,
    상기 내부 전극 패턴은 적층 및 압착에 의한 두께 변화율이 5% 이하인 적층 세라믹 전자부품 제조방법.
  16. 제8항에 있어서,
    상기 제1 세라믹 파우더의 입경은 100nm 이하이고,
    상기 제2 세라믹 파우더의 입경은 80nm 이하인 적층 세라믹 전자부품 제조방법.
  17. 제8항에 있어서,
    상기 세라믹 시트의 두께는 0.7 내지 0.9㎛인 적층 세라믹 전자부품 제조방법.
  18. 제8항에 있어서,
    상기 유전체 패턴과 상기 내부 전극 패턴의 간격은 0.8㎛ 이하인 적층 세라믹 전자부품 제조방법.
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