KR20110067509A - 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 본 발명에 따른 외부전극용 도전성 페이스트 조성물은 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말; 및 상기 구리보다 확산 속도가 낮고 융점이 높으며, 평균 입경이 180nm 이하인 제2 분말;을 포함한다. 본 발명에 따른 외부전극용 도전성 페이스트 조성물은 전극 소성이 구리-제2 분말로 이루어진 전율 고용체가 형성되어 된다. 이에 따라 외부전극의 소결 속도가 느려지고, 소결 온도가 상승하여 가스 방출이 원활히 이루어져 블리스터 발생률이 낮아지고, 내부전극의 부피 팽창에 의한 방사형 크랙의 발생률이 낮아진다.
외부전극, 구리 분말, 전율 고용체, 적층 세라믹 커패시터.
Description
본 발명은 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 방사형 크랙 및 블리스터 발생률을 낮출수 있는 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다. 내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 콘덴서를 완성한다.
최근 적층 세라믹 커패시터의 소형화 및 대용량화에 따라 세라믹 적층체의 박막화 및 다층화가 시도되고 있다. 그러나 이러한 박막화 및 다층화에 따라 방사형 크랙 및 블리스터 등의 결함이 발생하여 적층 세라믹 커패시터의 신뢰성의 저하를 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 방사형 크랙 및 블리스터 발생률을 낮출 수 있는 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.
상기의 과제를 해결하기 위한 수단으로써, 본 발명의 일 실시 형태는 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말; 및 상기 구리보다 확산 속도가 낮고 융점이 높으며, 평균 입경이 180nm 이하인 제2 분말;을 포함하는 외부 전극용 도전성 페이스트 조성물을 제공한다.
상기 제2 분말은 니켈, 코발트, 철 및 티타늄으로 이루어진 군으로부터 선택되는 하나 이상일 수 있다.
상기 제2 분말은 파우더 타입, 상기 제2 분말과 구리의 합금 타입, 또는 구리에 상기 제2 분말이 코팅된 코어-쉘 타입일 수 있다.
상기 제2 분말은 상기 제1 분말에 대하여 0.01 내지 30%의 중량비로 포함될 수 있다.
본 발명의 다른 실시형태는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 복수의 제1 및 제2 내부전극; 및 상기 세라믹 본체의 측면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하고, 상기 제1 및 제2 외부전극은 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말 및 상기 구리보다 확산 속도가 낮고 융점이 높으며, 평균 입경이 180nm이하인 제2 분말을 포함하는 도전성 페이스트의 소성에 의하여 얻어진 것으로, 상기 제1 분말 및 제2 분말로 된 전율 고용체를 포함하고, 기공율이 0.01 내지 2.0%인 적층 세라믹 커패시터를 제공한다.
상기 제2 분말은 니켈, 코발트, 철 및 티타늄으로 이루어진 군으로부터 선택되는 하나 이상일 수 있다.
상기 제2 분말은 파우더 타입, 상기 제2 분말과 구리의 합금 타입, 또는 구리에 상기 제2 분말이 코팅된 코어-쉘 타입일 수 있다.
상기 제2 분말은 상기 제1 분말에 대하여 0.01 내지 30%의 중량비로 포함될 수 있다.
본 발명의 또 다른 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말 및 상기 구리보다 확산 속도가 낮고 융점이 높으며, 평균 입경이 180nm 이하인 제2 분말을 포함하는 외부 전극용 도전성 페이스트로 제1 제2 외부전극 패턴을 형성하는 단계; 및 상기 제1 및 제2 외부전극 패턴을 소결시켜 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 제1 및 제2 외부전극의 형성은 600 내지 900℃에서 수행될 수 있다.
상기 제2 분말은 니켈, 코발트, 철 및 티타늄으로 이루어진 군으로부터 선택되는 하나 이상일 수 있다.
상기 제2 분말은 파우더 타입, 상기 제2 분말과 구리의 합금 타입, 또는 구리에 상기 제2 분말이 코팅된 코어-쉘 타입일 수 있다.
상기 제2 분말은 상기 제1 분말에 대하여 0.01 내지 30%의 중량비로 포함될 수 있다.
본 발명에 따른 외부전극용 도전성 페이스트는 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말에 구리 분말보다 확산 속도가 낮고, 융점이 높은 제2 분말이 첨가되어 전극 소성이 구리-제2 분말로 이루어진 전율 고용체가 형성된다. 이에 따라 외부전극의 소결 속도가 느려지고, 소결 온도가 상승하여 가스 방출이 원활히 이루어져 블리스터 발생률을 낮출 수 있다. 또한, 외부전극에서 내부전극으로 진행되는 확산이 억제되어 내부전극의 부피 팽창에 의한 방사형 크랙의 발생률이 낮아진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 A-A'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이고, 도 1c는 B-B'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1a 내지 도 1c를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성된 제1 및 제2 내부전극(130a, 130b), 상기 제1 및 제2 내부전극(130a, 130b)과 전기적으로 연결된 제1 및 제2 외부전극(120a, 120b)을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 제1 및 제2 내부전극(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 제1 및 제2 내부전극(130a, 130b)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층의 적층 방향에 따라 대향 배치되어 유전체층에 의해 서로 전기적으로 절연되어 있다.
제1 및 제2 내부전극(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다. 상기 세라믹 소체의 측면으로 노출되는 제1 및 제2 내부전극(130a, 130b)의 일단은 각각 제1 및 제2 외부전극(120a, 120b)과 각각 전기적으로 연결된다.
상기 제1 및 제2 외부전극(120a, 120b)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(130a, 130b) 사이에는 전하가 축적되고, 적층 세라믹 커패시터의 정전용량은 서로 향하는 제1 및 제2 내부전극(130a, 130b)의 면적의 크기에 비례한다.
상기 제1 및 제2 내부전극(130a, 130b)은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유하는 것이 바람직하다.
상기 제1 및 제2 외부전극(120a, 120b)은 외부전극용 도전성 페이스트의 소성에 의하여 형성된 것으로, 상기 외부전극용 도전성 페이스트는 구리로 구성되며, 평균 입경이 3㎛이하인 제1 분말, 구리보다 확산 속도가 느리고, 융점이 높으며 평균 입경이 180nm이하인 제2 분말을 포함한다.
본 발명의 일 실시형태에 따른 제1 및 제2 외부전극(120a, 120b)은 구리를 주성분으로 하는 것으로, 평균 입경이 3㎛이하인 구리 분말을 포함하여 기공율이 0.01 내지 2.0%로써, 치밀도가 우수하고, 내부전극과의 접촉성이 우수하다.
일반적으로, 미립의 구리 분말은 소결 개시 및 소결 속도가 빨라 전극 소성시 발생하는 가스의 방출이 어려워 세라믹 소체(110)와 제1 및 제2 외부전극(120a, 120b)의 접촉 영역에 블리스터 불량이 발생할 수 있다.
또한, 제1 및 제2 내부전극(130a, 130b)과 제1 및 제2 외부전극(120a, 120b)의 연결시 외부전극용 도전성 페이스트에 포함된 구리 분말이 내부전극을 이루는 니켈 성분보다 확산 속도가 빨라 외부전극에서 내부전극으로의 확산이 주도적으로 이루어져 내부전극의 부피가 증가하여 유전체층에 응력을 가하여 도 1c에 도시된 바와 같이, 방사형 크랙이 유발될 수 있다. 칩 말단에서 발생한 방사형 크랙이 칩 내부까지 진행되면 적층 세라믹 커패시터의 신뢰성을 저하시키게 된다.
또한, 외부전극용 도전성 페이스트에 구리보다 확산 속도가 느리고, 융점이 낮으며 평균 입경이 180nm이하인 제2 분말을 추가로 포함하여 전극 소성시 구리와 제2 분말의 전율 고용체가 생성된다. 구리와 제2 분말로 이루어진 전율 고용체는 소결 온도가 구리보다 높아 소결 속도가 제어된다.
외부전극의 소결 속도가 느려지고, 소결 온도가 상승하여 가스 방출이 원활히 이루어져 블리스터 발생률을 낮출 수 있다. 또한, 외부전극에서 내부전극으로 진행되는 확산이 억제되어 내부전극의 부피 팽창에 의한 방사형 크랙의 발생률이 낮아진다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극 페이스트를 도포하여 제1 및 제2 내부전극 패턴을 형성한다.
상기 제1 및 제2 내부전극 패턴은 스크린 인쇄법에 의하여 형성될 수 있다. 상기 내부전극 페이스트는 Ni 또는 Ni 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트형으로 한 것이다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유하는 것일 수 있다.
상기 유기 바인더에는 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴 리아미드 수지, 폴리이미드 수지, 알키드 수지, 로진에스테르 등의 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브, 부틸프탈레이트 등의 용제를 사용할 수 있다.
다음으로, 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다. 이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다. 이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다. 세라믹 소체를 물 및 연마매체를 포함하는 배럴(barrel) 내에서 처리하여 표면 연마를 한다. 표면연마는 세라믹 적층체의 제조단계에서 행하여도 좋다.
다음으로, 세라믹 소체의 측면으로 덮으며, 세라믹 소체의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성한다.
이하, 외부 전극의 형성방법을 구체적으로 설명한다.
우선, 구리로 구성되며, 평균입경이 3㎛ 이하인 제1 분말과 상기 구리보다 확산 속도가 낮고, 융점이 높으며, 평균 입경이 180nm인 제2 분말을 준비한다. 상기 제1 분말, 제2 분말과 유기 바인더를 혼합하여 외부전극용 도전성 페이스트를 제조한다.
상기 제2 분말은 니켈, 코발트, 철 및 티타늄 중 하나 이상을 포함할 수 있다. 또한, 상기 제2 분말은 파우더 타입, 제2 분말과 구리의 합금 타입, 또는 구리에 제2 분말이 코팅된 코어-쉘 타입을 사용할 수 있다.
상기 제1 분말에 대한 상기 제2 분말의 중량비는 0.01 내지 30중량%일 수 있다. 상기 중량비가 0.01중량% 미만이면, 소결속도의 제어가 어려워 블리스터(blister) 또는 방사형 크랙이 발생할 우려가 있고, 30중량%를 초과하면 접촉 부량 또는 치밀도가 저하될 우려가 있다.
상기 외부전극용 도전성 페이스트를 세라믹 소체의 측면에 도포하여 제1 및 제2 외부전극 패턴을 형성한다. 상기 외부 전극용 도전성 페이스트를 소결시켜 외부전극을 형성한다. 상기 외부전극용 도전성 페이스트의 소결은 600 내지 900℃에서 수행될 수 있다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
일반적으로, 평균 입경이 작은 분말을 사용할 수록 내부전극과의 접촉성 및 치밀도가 향상된다. 그러나, 분말의 평균 입경이 작아질 수록 소결 개시 및 소결 속도가 빨라진다. 이에 따라 고온에서 발생하는 가스의 방출이 어려워 세라믹 소체와 외부전극 사이가 들뜨는 블리스터(blister) 불량이 발생할 수 있다.
또한, 외부전극의 소성 과정 중 내부전극과 접촉하는 영역에서는 외부전극의 구리 분말이 내부전극으로의 확산이 주도적으로 이루어진다. 보다 구체적으로, 구리의 니켈에 대한 확산속도가 니켈의 구리로의 확산속도보다 빠르며, 외부전극의 소성 온도인 780℃에서는 약 100배정도 높다.
따라서, 외부전극의 소성시, 확산속도의 차이에 의해 외부전극의 구리 분말이 내부전극으로의 확산이 주도적으로 일어나게 되고, 이러한 확산에 의하여 내부전극과 외부전극의 접촉 영역은 팽창하여 유전체층에 응력을 가하게 된다. 유전체층에 가해지는 응력은 크랙을 발생시키고, 칩 말단에서 발생한 크랙이 칩 내부까지 전파되면 적층 세라믹 커패시터의 신뢰성을 저하시키게 된다.
그러나, 본 실시형태에 따르면, 구리 분말보다 확산 속도가 낮고, 융점이 높은 제2 분말을 포함하는 외부전극용 도전성 페이스트를 사용하는 경우, 확산에 의한 내부전극 부피팽창을 억제하여 방사형 크랙(Crack)의 발생을 억제할 수 있다. 또한, 구리 분말과 제2 분말은 전율 고용체를 형성하여 소결 속도가 제어되어 블리스터의 발생을 억제할 수 있다.
도 2는 본 발명의 일 실시예에 따라 구리 분말과 니켈 분말을 포함하는 외부전극용 페이스트의 소결 수축 곡선이다.
도 2를 참조하면, 구리 분말만을 포함하는 경우(1)에는 650℃ 이상의 온도에 서 급격히 소결 수축이 진행되나, 구리 분말과 니켈 분말을 포함하는 경우(2)에는 530℃에서 1차 수축이 시작되어 600℃ 이상에서 완만한 수축이 일어나는 것을 확인할 수 있다.
이러한 니켈 첨가에 의한 구리의 확산 속도 제어는 전극소성 시 원재료에서 발생하는 고온의 가스(gas)를 충분히 배출 시킨 후 외부전극이 소결될 수 있도록 하여 블리스터(Blister) 문제를 해결 할 수 있다. 이와 같이 구리 분말만 사용 할 때 보다 니켈 분말을 첨가한 경우, 외부전극 소결 개시 온도는 빠르나 이후 완만한 수축 거동을 보이는 원인은 구리 분말에 첨가된 니켈의 치환형 확산(substitutional diffusion)에 의해 생성되는 전율 고용체의 영향 때문일 것으로 판단된다.
도 3은 구리-니켈 전율 고용체가 어떤 메카니즘(mechanism)을 가지고 외부전극의 소결 속도를 억제시키는지를 설명하기 위한 소결 거동 모식도이다.
니켈 분말이 첨가된 외부전극 페이스트는 미분의 니켈입자가 구리 입자 사이에서 소성이 진행되면서 구리 입자(10)와 맞닿아 넥킹(necking)이 형성되는 부분에서부터 전율 고용체를 생성하게 된다. 국부적으로 높은 Ni 함량은 소성거동을 억제하는 피닝 효과(pinning effect)를 가지게 되고 점차 시간이 지남에 포어(pore)가 소멸한다. 니켈(20)은 구리(10)보다 약 370℃ 정도의 높은 녹는점을 가진다. 이에 따라, 구리-니켈 전율 고용체의 경우 구리보다 높은 소결 온도를 갖게 되어 외부전극 페이스트의 소결 속도 제어 효과를 보인다.
하기 표 1과 같은 조건으로, 외부전극용 페이스트를 제조하고, 이를 포함하는 적층 세라믹 커패시터를 제조하였다. 제조된 적층 세라믹 커패시터의 방사 크랙 발생률, 블리스터 발생률을 측정하였다.
| 제1 분말의 평균입경 | 제2 분말의 평균입경 | 제2 분말의 중량비 | 용량(uF) | 방사 크랙 발생률(%) | 블리스터 발생율(%) | |
| 실시예 1 | 3.0um Flake Cu | 180nm | 3 | 1.12 | 0 | 0 |
| 실시예 2 | 3.0um Flake Cu | 180nm | 5 | 1.14 | 0 | 0 |
| 실시예 3 | 3.0um Flake Cu | 180nm | 6 | 1.11 | 0 | 0 |
| 실시예 4 | 3.0um Flake Cu | 180nm | 10 | 1.09 | 0 | 0 |
| 실시예 5 | 3.0um Flake Cu | 180nm | 20 | 0.97 | 0 | 0 |
| 실시예 6 | 1.0um 구형 Cu | 180nm | 3 | 1.13 | 0 | 0 |
| 실시예 7 | 0.5um 구형 Cu | 180nm | 3 | 1.07 | 0 | 0 |
| 비교예 1 | 3.0um Flake Cu | - | - | 1.11 | 43 | 28 |
| 비교예 2 | 3.0um Flake Cu | 300nm | 3 | 1.12 | 8 | 0 |
| 비교예 3 | 3.0um Flake Cu | 600nm | 3 | 1.11 | 11 | 0 |
도 4는 본 발명의 실시예 1과 비교예에 따른 블리스터 발생율을 나타내는 그래프이다. 도 4를 참조하면, 비교예 1의 경우 미세구조 분석시 확인한 치밀도 완료시점 740℃ 이상의 온도에서 블리스터가 발생하기 시작하여 소성 온도가 증가할 수록 블리스터 발생 빈도수가 증가하였다. 하지만 실시예 1의 경우 소성이 진행되는 모든 온도 범위에서 블리스터가 발생하지 않음을 확인하였다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1a는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 A-A'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이고, 도 1c는 B-B'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 외부전극용 도전성 페이스트 조성물의 소결 수축 곡선이다.
도 3은 본 발명의 일 실시예에 따른 외부전극용 도전성 페이스트 조성물의 소결 거동 모식도이다.
도 4는 본 발명의 일 실시예와 비교예에 따른 블리스터 발생율을 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 제1 및 제2 외부전극
130a, 130b: 제1 및 제2 내부전극
Claims (13)
- 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말; 및상기 구리보다 확산 속도가 낮고 융점이 높으며, 평균 입경이 180nm 이하인 제2 분말;을 포함하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,상기 제2 분말은 니켈, 코발트, 철 및 티타늄으로 이루어진 군으로부터 선택되는 하나 이상인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,상기 제2 분말은 파우더 타입, 상기 제2 분말과 구리의 합금 타입, 또는 구리에 상기 제2 분말이 코팅된 코어-쉘 타입인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,상기 제2 분말은 상기 제1 분말에 대하여 0.01 내지 30%의 중량비로 포함되는 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
- 세라믹 소체;상기 세라믹 소체 내부에 형성되며, 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 복수의 제1 및 제2 내부전극; 및상기 세라믹 본체의 측면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하고,상기 제1 및 제2 외부전극은 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말 및 상기 구리보다 확산 속도가 낮고 융점이 높으며, 평균 입경이 180nm이하인 제2 분말을 포함하는 도전성 페이스트의 소성에 의하여 얻어진 것으로, 상기 제1 분말 및 제2 분말로 된 전율 고용체를 포함하고, 기공율이 0.01 내지 2.0%인 적층 세라믹 커패시터.
- 제5항에 있어서,상기 제2 분말은 니켈, 코발트, 철 및 티타늄으로 이루어진 군으로부터 선택되는 하나 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제5항에 있어서,상기 제2 분말은 파우더 타입, 상기 제2 분말과 구리의 합금 타입, 또는 구리에 상기 제2 분말이 코팅된 코어-쉘 타입인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제5항에 있어서,상기 제2 분말은 상기 제1 분말에 대하여 0.01 내지 30%의 중량비로 포함되는 것을 특징으로 하는 적층 세라믹 커패시터.
- 복수의 세라믹 그린 시트를 마련하는 단계;상기 세라믹 그린시트에 제1 및 제2 내부전극 패턴을 형성하는 단계;상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계;상기 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 구리로 구성되며, 평균 입경이 3㎛ 이하인 제1 분말 및 상기 구리보다 확산 속도가 낮고 융점 이 높으며, 평균 입경이 180nm 이하인 제2 분말을 포함하는 외부 전극용 도전성 페이스트로 제1 제2 외부전극 패턴을 형성하는 단계; 및상기 제1 및 제2 외부전극 패턴을 소결시켜 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법.
- 제9항에 있어서,상기 제1 및 제2 외부전극의 형성은 600 내지 900℃에서 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제9항에 있어서,상기 제2 분말은 니켈, 코발트, 철 및 티타늄으로 이루어진 군으로부터 선택되는 하나 이상인 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제9항에 있어서,상기 제2 분말은 파우더 타입, 상기 제2 분말과 구리의 합금 타입, 또는 구리에 상기 제2 분말이 코팅된 코어-쉘 타입인 것을 특징으로 하는 적층 세라믹 커 패시터의 제조방법.
- 제9항에 있어서,상기 제2 분말은 상기 제1 분말에 대하여 0.01 내지 30%의 중량비로 포함되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
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