JP7136333B2 - チップ型セラミック電子部品およびその製造方法 - Google Patents

チップ型セラミック電子部品およびその製造方法 Download PDF

Info

Publication number
JP7136333B2
JP7136333B2 JP2021508855A JP2021508855A JP7136333B2 JP 7136333 B2 JP7136333 B2 JP 7136333B2 JP 2021508855 A JP2021508855 A JP 2021508855A JP 2021508855 A JP2021508855 A JP 2021508855A JP 7136333 B2 JP7136333 B2 JP 7136333B2
Authority
JP
Japan
Prior art keywords
glass
conductive paste
free
sintered layer
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021508855A
Other languages
English (en)
Other versions
JPWO2020195522A1 (ja
Inventor
孝太 善哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2020195522A1 publication Critical patent/JPWO2020195522A1/ja
Application granted granted Critical
Publication of JP7136333B2 publication Critical patent/JP7136333B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G13/00Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H01G13/006Apparatus or processes for applying terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • H01G4/1209Ceramic dielectrics characterised by the ceramic dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Description

この発明は、チップ型セラミック電子部品およびその製造方法に関するもので、特に、チップ型セラミック電子部品に備えるセラミック素体の表面に形成される外部電極の構造および外部電極の形成方法に関するものである。
積層セラミックコンデンサのようなチップ型セラミック電子部品が遭遇し得る問題として、チップ型セラミック電子部品が表面実装された基板のたわみ、またはチップ型セラミック電子部品を実装するために適用されるはんだリフロー工程で付与される熱が原因の応力がチップ型セラミック電子部品の本体としてのセラミック素体に加わって、セラミック素体にクラックが入るということがある。セラミック素体にクラックが入ると、チップ型セラミック電子部品の機能が損なわれるばかりでなく、電気的短絡といった深刻な問題を引き起こすことがある。
このような問題の対策として、チップ型セラミック電子部品の外部電極として、導電性金属粉末および熱硬化性樹脂を含むが、ガラスを含まず、熱硬化性樹脂を熱硬化させて電極とする、いわゆる樹脂電極を用いることが提案されている。樹脂電極を用いる場合、(1)セラミック素体の表面に、金属粉末およびガラスフリットを含むガラス含有導電性ペーストを塗布し、これを焼結させたガラス含有焼結層を、セラミック素体の表面に一部露出した内部導体と接するように、下地層として形成し、その上に、樹脂電極を形成した構造と、(2)セラミック素体の表面に、直接、内部電極と接するように、樹脂電極を形成した構造とがある。
上記(1)および(2)のいずれの構造であっても、セラミック素体にクラックを生じさせ得る応力が、まず、樹脂電極を起点とする剥離または樹脂電極自体の破壊によって吸収されることから、セラミック素体にクラックが入る事態にまで至らないようにすることができる。
上記(2)の構造は、たとえば特開2009-283744号公報(特許文献1)に記載されている。特許文献1には、金属粉末および熱硬化性樹脂を含む導電性ペーストをセラミック素体の表面に塗布した後、導電性ペーストを熱処理により硬化させるにあたり、熱硬化性樹脂が炭化開始する温度近傍を最高温度とすることが記載されている(請求項3)。このように硬化に際しての最高温度を設定することにより、特許文献1では、樹脂電極の緻密性を保ちながら、樹脂電極中の金属粉末と内部導体の金属との金属拡散が生じやすくなり、樹脂電極と内部導体との電気的接続を確実にすることができ、高温高湿環境における絶縁抵抗の劣化を低減しかつ、積層セラミックコンデンサに適用された場合には、静電容量のばらつきを小さくすることができる、と記載されている(段落0047)。
特開2009-283744号公報
しかしながら、樹脂電極は、導電性金属粉末を熱硬化性樹脂中に分散させることによって導電性を得ているものであるので、電気抵抗が比較的高く、そのため、チップ型セラミック電子部品の等価直列抵抗(ESR)が高くなる傾向がある。特に、上記(1)の構造では、下地層としてのガラス含有焼結層の表層にガラスが存在するので、上記(2)の構造に比べて、ESRがより高くなる。
そこで、この発明の目的は、基板のたわみやはんだリフロー工程での熱が原因の応力に対してセラミック素体をクラックから守る機能を維持しながら、外部電極において樹脂電極またはガラス含有焼結層よりも電気抵抗が低い電極層を有するチップ型セラミック電子部品およびその製造方法を提供しようとすることである。
この発明は、まず、チップ型セラミック電子部品の製造方法に向けられる。この発明に係る製造方法の対象となるチップ型セラミック電子部品は、内部導体を有しかつ内部導体の一部が表面に露出している、セラミック素体と、内部導体と電気的に接続されかつセラミック素体の表面の一部を覆うように形成された、外部電極とを備えている。
上記のチップ型セラミック電子部品を製造するため、セラミック素体を用意する工程と、外部電極の少なくとも一部となる導電性ペーストを用意する工程と、導電性ペーストをセラミック素体の表面の一部を覆うように塗布する工程と、導電性ペーストが塗布されたセラミック素体を熱処理する工程と、が実施される。
この発明は、前述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
外部電極は、ガラスを含まないガラス非含有焼結層を含む。導電性ペーストを用意する工程は、銅を含む金属粉末および熱硬化性樹脂を含むが、ガラスを含まない、ガラス非含有導電性ペーストを用意する工程を含み、導電性ペーストを塗布する工程は、ガラス非含有導電性ペーストをセラミック素体の表面の一部を覆うように塗布する工程を含む。そして、セラミック素体を熱処理する工程は、上述のガラス非含有焼結層を形成するため、ガラス非含有導電性ペーストが塗布されたセラミック素体を、熱硬化性樹脂の硬化温度より400℃高い温度以上の温度で熱処理する工程を含むことを特徴としている。
この発明は、上述した製造方法を実施することによって得られるチップ型セラミック電子部品にも向けられる。
この発明に係るチップ型セラミック電子部品は、内部導体を有しかつ内部導体の一部が表面に露出している、セラミック素体と、内部導体と電気的に接続されかつセラミック素体の表面の一部を覆うように形成された、外部電極と、を備える。外部電極は、銅を含むが、ガラスを含まない、ガラス非含有焼結層を含み、ガラス非含有焼結層は、熱硬化性樹脂を、当該ガラス非含有焼結層の断面での面積比率で1%以下(ただし、0%を除く。)含むことを特徴としている。
この発明によれば、チップ型セラミック電子部品に備える外部電極において、ガラス非含有焼結層が形成される。このガラス非含有焼結層は、導電性金属粉末および熱硬化性樹脂を含む樹脂含有導体層よりも電気抵抗を低くすることができる。また、ガラス非含有焼結層は、金属粉末およびガラスを含む導電性ペーストを焼成して得られたガラス含有焼結層のように、表層にガラスが析出することがない。したがって、樹脂含有導体層またはガラス含有焼結層のみで外部電極の主要部が構成されたチップ型セラミック電子部品に比べて、ESRを低くすることができる。
また、チップ型セラミック電子部品が表面実装された基板のたわみ、またはチップ型セラミック電子部品を実装するために適用されるはんだリフロー工程で付与される熱が原因の応力がセラミック素体に加わっても、ガラス非含有焼結層を起点とする剥離またはガラス非含有焼結層自体の破壊によって当該応力を吸収することができるので、セラミック素体にクラックが入る事態にまで至らないようにすることができる。
この発明の第1の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1の一部を模式的に示す断面図である。 この発明の第2の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1aの一部を模式的に示す断面図である。 この発明の第3の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1bの一部を模式的に示す断面図である。 この発明の第4の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1cの一部を模式的に示す断面図である。 図1に示した積層セラミックコンデンサ1のガラス非含有焼結層12の実際の試料の断面を撮影した顕微鏡写真を示す図である。 図2に示した積層セラミックコンデンサ1aの第2のガラス非含有焼結層18の実際の試料の断面を撮影した顕微鏡写真を示す図である。
この発明に係るチップ型セラミック電子部品を説明するにあたり、チップ型セラミック電子部品の一例としての積層セラミックコンデンサを採り上げる。
[第1の実施形態]
まず、図1を参照して、この発明の第1の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1について説明する。
積層セラミックコンデンサ1は、誘電体セラミックからなる複数のセラミック層2が積層されてなるセラミック素体3を備えている。セラミック素体3は、互いに対向する第1の主面5および第2の主面6と、それらの間を接続する第1の端面7および、図示しないが、第1の端面7に対向する第2の端面とを有し、さらに、図示しないが、図1紙面に対して平行に延びかつ互いに対向する第1の側面および第2の側面を有する。
セラミック素体3の内部には、内部導体としての各々複数の第1の内部電極9および第2の内部電極10が、隣り合うものの間に特定のセラミック層2を介在させながら、セラミック層2の積層方向に沿って交互に配置されている。第1の内部電極9は、図示した第1の端面7にまで引き出され、ここで第1の内部電極9の端縁がセラミック素体3の表面に露出している。他方、第2の内部電極10は、図示しない第2の端面にまで引き出され、ここで第2の内部電極10の端縁がセラミック素体3の表面に露出している。内部電極9および10は、導電成分として、たとえばニッケルを含んでいる。
図示した外部電極、すなわち第1の外部電極11は、セラミック素体3の表面の一部である第1の端面7に形成され、第1の内部電極9と電気的に接続されている。図示しないが、第1の外部電極11に対向するように形成される第2の外部電極は、セラミック素体3の表面の一部である第2の端面に形成され、第2の内部電極10と電気的に接続されている。第1の外部電極11と第2の外部電極とは実質的に同様の構成を有している。したがって、以下には、第1の外部電極11の構成について詳細に説明し、第2の外部電極の構成については説明を省略する。
第1の外部電極11は、第1の端面7からこれに隣接する第1および第2の主面5および6ならびに第1および第2の側面の各一部にまで延びるように形成されている。外部電極11は、基本的には、外部電極の少なくとも一部となる導電性ペーストを用意する工程と、この導電性ペーストをセラミック素体3の表面の一部を覆うように塗布する工程と、導電性ペーストが塗布されたセラミック素体3を熱処理する工程と、を実施することによって形成される。
ここで、上記セラミック素体3は焼結済みであり、導電性ペーストが塗布されたセラミック素体3を熱処理する工程は、セラミック素体3を焼結させるためのものではなく、すなわち、導電性ペーストとセラミック素体3とを同時焼成するためのものではない。この熱処理は、専ら導電性ペーストを焼結または硬化させるための熱処理である。
この実施形態では、外部電極11は、銅を含むが、ガラスを含まない、ガラス非含有焼結層12を備える。ガラス非含有焼結層12は、内部導体9と接する状態でセラミック素体3の表面の一部、すなわち端面7上に形成される。ガラス非含有焼結層12を形成するため、上記導電性ペーストを用意する工程は、銅を含む金属粉末および熱硬化性樹脂を含むが、ガラスを含まない、ガラス非含有導電性ペーストを用意する工程を含む。
ここで、銅を含む金属粉末としては、銅粉末のほか、銅およびニッケルを含む金属粉末、たとえば、銅-ニッケル合金からなる粉末、ニッケルコートされた銅粉末、もしくは銅粉末とニッケル粉末との混合粉末、または、銅および銀を含む金属粉末、たとえば、銅-銀合金からなる粉末、銀コートされた銅粉末、もしくは銅粉末と銀粉末との混合粉末、などを用いることができる。
なお、後述する実験例によれば、銅を含む金属粉末としては、銅およびニッケルを含む金属粉末であることが好ましく、特に、銅およびニッケルの合計体積に対する銅の体積が30%以上かつ80%以下であることがより好ましい。金属粉末の粒子形状は、球状であっても、プレート状であってもよい。金属粉末は、D50で0.4~1.1μm程度のものが用いられる。
また、熱硬化性樹脂としては、たとえば、ビスフェノールA型エポキシ樹脂、レゾール型フェノール樹脂、ノボラック型フェノール樹脂、などを用いることができる。
また、熱硬化性樹脂には、ジエチレングリコールモノブチルエーテル、またはジエチレングリコールモノエチルエーテルのような溶剤が加えられる。
金属粉末と熱硬化性樹脂(溶剤を除く。)との合計に対して、金属粉末は50~65体積%とされる。
次に、上記導電性ペーストを塗布する工程は、たとえばディップ法などにより、上記ガラス非含有導電性ペーストをセラミック素体3の表面の一部、すなわち端面7を覆いかつ内部電極9と接するように塗布する工程を含む。ガラス非含有導電性ペーストを塗布した後、たとえば150℃でこれを乾燥するが、セラミック素体3の端面7上での塗布厚みは乾燥後において5~30μm程度とされる。ここで、塗布厚みが5~30μmであるというように幅を持たせているのは、塗布厚みが複数のセラミック素体3間でばらついたり、1個のセラミック素体3の端面7上において塗布厚みが場所によって異なったりするためである。
次いで、上記セラミック素体3を熱処理する工程は、ガラス非含有焼結層12を形成するため、ガラス非含有導電性ペーストが塗布されたセラミック素体11を、上記熱硬化性樹脂の硬化温度より400℃高い温度以上の温度で熱処理する工程を含む。熱硬化性樹脂の硬化温度を180℃としたとき、580℃以上の温度、たとえば、850℃の温度で熱処理される。なお、熱処理温度の上限は、セラミック素体3へ悪影響を及ぼさない温度とされ、たとえば950℃とされることが好ましい。
上述のようにして得られたガラス非含有焼結層12は、図1に示すように、金属粉末が焼結して一体化した金属焼結体13によって大部分が構成される。金属焼結体13には、金属粉末が有していた元の粉末形状はほとんどまたは全く残っていない。ガラス非含有焼結層12は、セラミック素体3に対して十分な固着状態を実現している。また、内部電極9がニッケルを含み、金属焼結体13が銅を含む場合、内部電極9とガラス非含有焼結層12との間で、ニッケルと銅とが相互拡散して、信頼性の高い接合状態が実現される。金属焼結体13の内部には、図1に示すように、空隙14および熱硬化性樹脂由来の炭素15が点在することがある。
なお、前述したように、ガラス非含有導電性ペーストに含まれる金属粉末が銅粉末である場合には、金属焼結体13は銅からなり、金属粉末が銅およびニッケルを含む場合には、金属焼結体13は銅およびニッケルを含み、金属粉末が銅および銀を含む場合には、金属焼結体13は銅および銀を含む。
ガラス非含有焼結層12を形成するために用意されたガラス非含有導電性ペーストには、ガラスが含まれないので、ガラス非含有焼結層12はガラスを含まない。したがって、ガラス含有焼結層のように、表層に電気的導通を阻害するガラスが析出することがないので、積層セラミックコンデンサ1のESRを上昇させる原因が除かれる。
上述した熱硬化性樹脂由来の炭素15の存在およびガラスの不存在は、たとえば、積層セラミックコンデンサ1の断面をイオンミリングなどによって出し、SEM-EDXによりマッピング分析を行なうことで確認することができる。すなわち、SEM-EDXによりマッピング分析すれば、金属焼結体13の内部に熱硬化性樹脂由来の炭素15が検出されるが、SiやBを含むガラス成分が検出されない。
また、上述のガラス非含有導電性ペーストは、熱硬化性樹脂を含むが、上述した熱処理において、当該熱硬化性樹脂の硬化温度より400℃高い温度以上の温度が付与されるので、熱硬化性樹脂は熱分解または燃焼され、その結果、ガラス非含有焼結層12には、ほとんど残らないようにすることができる。より具体的には、ガラス非含有焼結層12は、熱硬化性樹脂を含むが、熱硬化性樹脂は、当該ガラス非含有焼結層12の断面での面積比率で1%以下(ただし、0%を除く。)しか含まないようにされる。
なお、熱処理の実施時間および熱処理雰囲気の酸素濃度は、ガラス非含有焼結層12において上述したような状態が得られるように、適宜調整される。
以上のようにして形成されたガラス非含有焼結層12の実際の試料の断面を撮影した顕微鏡写真が図5に示されている。図5に示した試料は、ガラス非含有導電性ペーストに含まれる金属粉末として、銅およびニッケルをそれぞれ50体積%含むものを用い、850℃で熱処理したものである。図5において、金属粉末が元の形状を残さず焼結して一体化した状態を確認することができる。
次に、図1に示すように、ガラス非含有焼結層12を備える外部電極11を覆うように、ニッケルめっき膜16が形成され、さらにその上に錫めっき膜17が形成される。
以上説明した第1の実施形態の変形例として、ガラス非含有焼結層12を形成するためのガラス非含有導電性ペーストの塗布厚みを第1の実施形態の場合よりも厚く、乾燥後でたとえば30~60μmとした上で、第1の実施形態の場合と同様の熱処理を施すようにしてもよい。この場合には、ガラス非含有焼結層12において、セラミック素体3との界面近傍部分では、金属粉末の形状および熱硬化性樹脂の一部を残しつつ金属焼結体が形成され、表層部分では、熱硬化性樹脂を残さず、金属粉末が焼結し一体化した金属焼結体が形成される。
[第2の実施形態]
図2には、この発明の第2の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1aの一部が模式的に断面図で示されている。図2において、図1に示した要素に相当する要素には同様の参照符号を付し、重複する説明を省略する。
以下、第2の実施形態の、第1の実施形態とは異なる点について説明する。
積層セラミックコンデンサ1aでは、外部電極11aは、上述したガラス非含有焼結層12を第1のガラス非含有焼結層12としたとき、当該第1のガラス非含有焼結層12上に形成される、ガラスを含まない第2のガラス非含有焼結層18をさらに含むことを特徴としている。
上述のような外部電極11aを形成するため、導電性ペーストとして、第1のガラス非含有焼結層12のための銅を含む第1の金属粉末および第1の熱硬化性樹脂を含むが、ガラスを含まない、第1のガラス非含有導電性ペーストに加えて、銅を含む第2の金属粉末および第2の熱硬化性樹脂を含むが、ガラスを含まない、第2のガラス非含有導電性ペーストが用意される。なお、第2のガラス非含有導電性ペーストは、第1のガラス非含有導電性ペーストと同じ組成を有していてもよい。この場合には、ガラス非含有導電性ペーストのコストの低減および工程管理の簡易化を期待することができる。
次に、第1の実施形態において説明したように、第1のガラス非含有焼結層12が形成された後、この第1のガラス非含有焼結層12上に第2のガラス非含有導電性ペーストが塗布され、たとえば150℃で乾燥する工程が実施される。この塗布厚みは、乾燥後において、セラミック素体3の端面7を覆う部分で10~40μm程度に選ばれる。
次に、第2のガラス非含有導電性ペーストが塗布されたセラミック素体3が熱処理され、それによって、第2のガラス非含有焼結層18が形成される。このとき、第2のガラス非含有焼結層18は、第1のガラス非含有焼結層12よりも焼結性が低くなるようにされる。より具体的には、第2のガラス非含有導電性ペーストが塗布されたセラミック素体3は、第2の熱硬化性樹脂の硬化温度より400℃高い温度以上の温度であるが、第1のガラス非含有焼結層12を焼結させた第1の温度より低い第2の温度で熱処理される。
一例として、第1のガラス非含有焼結層12を焼結させるため、850℃の温度が適用された場合、第2のガラス非含有焼結層18を焼結させるため、たとえば600℃の温度が適用される。
第2のガラス非含有焼結層18では、空隙14および熱硬化性樹脂由来の炭素15が存在するとともに、金属粉末の元の形状を残しながら一部一体化した金属焼結体13aが存在している。
以上のようにして形成された第2のガラス非含有焼結層18の実際の試料の断面を撮影した顕微鏡写真が図6に示されている。図6に示した試料は、第2のガラス非含有導電性ペーストとして、銅を90体積%、ニッケルを10体積%それぞれ含むものを用い、600℃で熱処理したものである。図6において、金属粉末の元の形状を一部残したまま焼結し、一部一体化した状態を確認することができる。
次に、第1の実施形態の場合と同様、外部電極11aを覆うように、より具体的には、図2に示すように、第2のガラス非含有焼結層18上に、ニッケルめっき膜16が形成され、さらにその上に錫めっき膜17が形成される。
[第3の実施形態]
図3には、この発明の第3の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1bの一部が模式的に断面図で示されている。図3において、図1に示した要素に相当する要素には同様の参照符号を付し、重複する説明を省略する。
以下、第3の実施形態の、第1の実施形態とは異なる点について説明する。
積層セラミックコンデンサ1bでは、外部電極11bは、ガラス非含有焼結層12上に形成される、樹脂含有導体層19をさらに含むことを特徴としている。
上述のような外部電極11bを形成するため、導電性ペーストとして、導電性金属粉末および熱硬化性樹脂を含むが、ガラスを含まない、第3のガラス非含有導電性ペーストが用意される。ここで、第3のガラス非含有導電性ペーストに含まれる導電性金属粉末および熱硬化性樹脂としては、前述した第1の実施形態において用意されたガラス非含有導電性ペーストに含まれる金属粉末および熱硬化性樹脂と同様のものを用いることができる。
次に、第1の実施形態において説明したように、ガラス非含有焼結層12を形成した後、このガラス非含有焼結層12上に上記第3のガラス非含有導電性ペーストを塗布し、たとえば150℃で乾燥する工程が実施される。この塗布厚みは、乾燥後において、セラミック素体3の端面7を覆う部分で10~40μm程度に選ばれる。
次に、第3のガラス非含有導電性ペーストが塗布されたセラミック素体3がたとえば200℃で熱処理され、それによって、第3のガラス非含有導電性ペーストに含まれる熱硬化性樹脂が加熱硬化され、樹脂含有導体層19がガラス非含有焼結層12上に形成される。樹脂含有導体層19は、図3に示すように、導電性金属粉末20を分散させた熱硬化性樹脂21から構成される。
次に、第1の実施形態の場合と同様、外部電極11bを覆うように、より具体的には、図3に示すように、樹脂含有導体層19上に、ニッケルめっき膜16が形成され、さらにその上に錫めっき膜17が形成される。
[第4の実施形態]
図4には、この発明の第4の実施形態によるチップ型セラミック電子部品としての積層セラミックコンデンサ1cの一部が模式的に断面図で示されている。図4において、図1に示した要素に相当する要素には同様の参照符号を付し、重複する説明を省略する。
以下、第4の実施形態の、第1の実施形態とは異なる点について説明する。
積層セラミックコンデンサ1cでは、外部電極11cはセラミック素体3上に形成されるガラス含有焼結層22をさらに含み、ガラス含有焼結層22上にガラス非含有焼結層12が形成されることを特徴としている。
上述のような外部電極11cを形成するため、導電性ペーストとして、ガラス含有焼結層22となる、金属粉末およびガラスを含むガラス含有導電性ペーストが用意される。ここで、ガラス含有導電性ペーストに含まれる金属粉末としては、たとえば銅を含むものが用いられる。
次に、上述のガラス含有導電性ペーストが、内部導体9と接する状態でセラミック素体3の端面7上に塗布される。
次に、ガラス含有導電性ペーストが塗布されたセラミック素体3が熱処理される。これによって、ガラスを含有しながら金属粉末が焼結したガラス含有焼結層22が形成される。ガラス含有焼結層22では、ガラス23を含む金属焼結体24が形成される。
次に、第1の実施形態において用いたのと同様の、たとえば銅およびニッケルを含むガラス非含有導電性ペーストが、ガラス含有焼結層22上に乾燥後で10~40μmの厚みとなるように塗布され、150℃で乾燥され、その後、第1の実施形態の場合と同様、たとえば800℃の温度で熱処理されることによって、ガラス非含有焼結層12が形成される。この場合、第1の実施形態の場合と同様、850℃の熱処理が施されてもよいが、850℃より低い800℃の熱処理が施されるので、焼結性がやや低くなり、ガラス非含有焼結層12には、第2の実施形態における第2のガラス非含有焼結層18の場合と同様、空隙14および熱硬化性樹脂由来の炭素15が存在するだけでなく、金属粉末の元の形状を残しながら一部一体化した金属焼結体13aが存在している。
そして、このようにして形成された外部電極11cを覆うように、ガラス非含有焼結層12上に、ニッケルめっき膜16が形成され、さらにその上に錫めっき膜17が形成される。
[実験例]
以下の表1に示すような割合で銅粉末およびニッケル粉末を含む、試料1~9に係るガラス非含有導電性ペーストを用意した。
Figure 0007136333000001
次に、平面寸法1.0mm×0.5mmであって、内部電極の導電成分がニッケルであり、静電容量2.2μFを与えるセラミック素体を用意し、試料1~9の各々に係るガラス非含有導電性ペーストを、セラミック素体の端面に、乾燥後の厚みが5~30μmとなるように塗布し、150℃で乾燥した。
次に、ガラス非含有導電性ペーストが塗布されたセラミック素体を850℃で熱処理し、外部電極となるガラス非含有焼結層を形成した。
以上のようにして得られた試料1~9に係る積層セラミックコンデンサについて、表1に示すように、「外部電極の固着性」、より具体的には、「内部電極との接合」および「セラミック素体との固着」を評価するとともに、外部電極の形状保持性を見るため、「外部電極内の焼結」を評価した。これらの評価は、試料となる積層セラミックコンデンサの断面出し加工をイオンミリング装置で行ない、SEMにて観察することによって行なった。
「内部電極との接合」については、試料数10個について、内部電極のニッケルと外部電極の金属とが、すべての試料において相互拡散していれば「○」とし、すべての試料において相互拡散していなければ「×」とした。相互拡散していない試料がすべてではない(いくつかの試料において相互拡散している)場合には「△」とした。
「セラミック素体との固着」については、試料数10個について、セラミック素体と外部電極とが、すべての試料において密着していれば「○」とし、すべての試料において密着していなければ「×」とした。密着していない試料がすべてではない(いくつかの試料において密着している)場合には「△」とした。
「外部電極内の焼結」については、試料数10個について、外部電極内の金属粉末が、すべての試料において焼結していれば「○」、すべての試料において焼結していなければ「×」とした。焼結していない試料がすべてではない(いくつかの試料において焼結している)場合には「△」とした。
また、外部電極となるガラス非含有焼結層が形成された試料2~9について、温度125℃、相対湿度95%、印加電圧5Vを144時間付与した耐湿負荷試験を実施し、「耐湿負荷信頼性」を評価した。「耐湿負荷信頼性」については、絶縁抵抗が低下しなければ「○」とし、低下すれば「×」とした。なお、試料1については、「内部電極との接合」が「×」であったため、耐湿負荷試験を実施しなかった。
表1において、試料2~9が、この発明の範囲内のものである。これら試料2~9のうち、試料3~7は、銅粉末およびニッケル粉末を含み、銅粉末およびニッケル粉末の合計体積に対する銅粉末の体積が30%以上かつ80%以下であるという条件を満たしている。これら試料3~7によれば、表1に示した「内部電極との接合」、「セラミック素体との固着」、「外部電極内の焼結」および「耐湿負荷信頼性」の全項目において「○」の評価が得られている。
他方、この発明の範囲内にあるが、銅粉末およびニッケル粉末の合計体積に対する銅粉末の体積が30%未満である、試料2によれば、「耐湿負荷信頼性」において「○」の評価が得られたが、「内部電極との接合」、「セラミック素体との固着」、および「外部電極内の焼結」において「△」の評価となっている。しかし、試料2であっても、ガラス非含有導電性ペーストが塗布されたセラミック素体を熱処理し、外部電極となるガラス非含有焼結層を形成するための温度を前述した850℃より高温で熱処理すれば、「○」の評価が得られた。
また、この発明の範囲内にあるが、銅粉末およびニッケル粉末の合計体積に対する銅粉末の体積が80%を超える、試料8および9によれば、「内部電極との接合」、「セラミック素体との固着」、および「外部電極内の焼結」において「○」の評価が得られたが、「耐湿負荷信頼性」において「×」の評価となっている。しかし、この「耐湿負荷信頼性」の評価のための耐湿負荷試験では、かなり過激な環境を試料に与えているので、通常の使用環境では特に問題となることはない。
以上、この発明に係るチップ型セラミック電子部品として、積層セラミックコンデンサを例示して説明したが、この発明は、導電性ペーストを用いて形成される外部電極を備えるものであれば、他のチップ型セラミック電子部品にも適用することができる。
また、この明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能である。
1,1a,1b,1c 積層セラミックコンデンサ
3 セラミック素体
7 端面
9,10 内部電極(内部導体)
11,11a,11b,11c 外部電極
12 (第1の)ガラス非含有焼結層
13,13a 金属焼結体
14 空隙
15 熱硬化性樹脂由来の炭素
16 ニッケルめっき膜
17 錫めっき膜
18 第2のガラス非含有焼結層
19 樹脂含有導体層
20 導電性金属粉末
21 熱硬化性樹脂
22 ガラス含有焼結層

Claims (17)

  1. 内部導体を有しかつ前記内部導体の一部が表面に露出している、セラミック素体と、前記内部導体と電気的に接続されかつ前記セラミック素体の前記表面の一部を覆うように形成された、外部電極とを備える、チップ型セラミック電子部品を製造する方法であって、
    セラミック素体を用意する工程と、
    前記外部電極の少なくとも一部となる導電性ペーストを用意する工程と、
    前記導電性ペーストを前記セラミック素体の前記表面の一部を覆うように塗布する工程と、
    前記導電性ペーストが塗布された前記セラミック素体を熱処理する工程と、
    を備え、
    前記外部電極は、ガラスを含まない第1のガラス非含有焼結層を含み、
    前記導電性ペーストを用意する工程は、銅を含む第1の金属粉末および第1の熱硬化性樹脂を含むが、ガラスを含まない、第1のガラス非含有導電性ペーストを用意する工程を含み、
    前記導電性ペーストを塗布する工程は、前記第1のガラス非含有導電性ペーストを前記セラミック素体の前記表面の一部を覆うように塗布する工程を含み、
    前記セラミック素体を熱処理する工程は、前記第1のガラス非含有焼結層を形成するため、前記第1のガラス非含有導電性ペーストが塗布された前記セラミック素体を、前記第1の熱硬化性樹脂の硬化温度より400℃高い温度以上の第1の温度で熱処理する工程を含む、
    チップ型セラミック電子部品の製造方法。
  2. 前記セラミック素体を熱処理する工程の後、前記外部電極を覆うニッケルめっき膜および錫めっき膜を順次形成する工程をさらに備える、請求項1に記載のチップ型セラミック電子部品の製造方法。
  3. 前記熱処理する工程は、前記第1のガラス非含有焼結層の厚み方向全域にわたって前記第1の熱硬化性樹脂を残さないように実施される、請求項1または2に記載のチップ型セラミック電子部品の製造方法。
  4. 前記熱処理する工程は、前記第1のガラス非含有焼結層における前記セラミック素体との界面近傍部分に前記第1の金属粉末の形状および前記熱硬化性樹脂の一部を残しつつ、前記第1のガラス非含有焼結層の表層部分において前記第1の熱硬化性樹脂を残さないように実施される、請求項1または2に記載のチップ型セラミック電子部品の製造方法。
  5. 前記第1の金属粉末は、銀およびニッケルの少なくとも一方をさらに含む、請求項1ないし4のいずれかに記載のチップ型セラミック電子部品の製造方法。
  6. 前記第1の金属粉末は、ニッケルをさらに含み、銅およびニッケルの合計体積に対する銅の体積が30%以上かつ80%以下である、請求項1ないし4のいずれかに記載のチップ型セラミック電子部品の製造方法。
  7. 前記セラミック素体を熱処理する工程において、前記第1の熱硬化性樹脂の硬化温度より400℃高い温度は580℃である、請求項1ないし6のいずれかに記載のチップ型セラミック電子部品の製造方法。
  8. 前記外部電極は、前記第1のガラス非含有焼結層上に形成される、ガラスを含まない第2のガラス非含有焼結層をさらに含み、
    前記導電性ペーストを用意する工程は、銅を含む第2の金属粉末および第2の熱硬化性樹脂を含むが、ガラスを含まない、第2のガラス非含有導電性ペーストを用意する工程をさらに含み、
    前記導電性ペーストを塗布する工程は、前記第1のガラス非含有焼結層上に前記第2のガラス非含有導電性ペーストを塗布する工程をさらに含み、
    前記セラミック素体を熱処理する工程は、前記第2のガラス非含有焼結層を形成するため、前記第2のガラス非含有導電性ペーストが塗布された前記セラミック素体を、前記第2の熱硬化性樹脂の硬化温度より400℃高い温度以上の温度かつ前記第1の温度より低い第2の温度で熱処理する工程をさらに含む、
    請求項1ないし7のいずれかに記載のチップ型セラミック電子部品の製造方法。
  9. 前記第2のガラス非含有導電性ペーストは、前記第1のガラス非含有導電性ペーストと同じ組成を有する、請求項8に記載のチップ型セラミック電子部品の製造方法。
  10. 前記外部電極は、樹脂含有導体層をさらに含み、
    前記導電性ペーストを用意する工程は、導電性金属粉末および熱硬化性樹脂を含むが、ガラスを含まない、第3のガラス非含有導電性ペーストを用意する工程をさらに含み、
    前記導電性ペーストを塗布する工程は、前記第1のガラス非含有焼結層を覆うように前記第3のガラス非含有導電性ペーストを塗布する工程をさらに含み、
    前記セラミック素体を熱処理する工程は、前記第3のガラス非含有導電性ペーストに含まれる前記熱硬化性樹脂を加熱硬化させる工程をさらに備える、
    請求項1ないし9のいずれかに記載のチップ型セラミック電子部品の製造方法。
  11. 前記導電性ペーストを塗布する工程は、前記第1のガラス非含有導電性ペーストを、前記内部導体と接する状態で前記セラミック素体の前記表面の一部上に塗布する工程を含む、請求項1ないし10のいずれかに記載のチップ型セラミック電子部品の製造方法。
  12. 前記外部電極は、ガラスを含むガラス含有焼結層をさらに含み、
    前記導電性ペーストを用意する工程は、金属粉末およびガラスを含むガラス含有導電性ペーストを用意する工程をさらに含み、
    前記導電性ペーストを塗布する工程は、前記ガラス含有導電性ペーストを、前記内部導体と接する状態で前記セラミック素体の前記表面の一部上に塗布する工程をさらに含み、
    前記セラミック素体を熱処理する工程は、前記ガラス含有焼結層を形成するため、前記ガラス含有導電性ペーストが塗布された前記セラミック素体を熱処理する工程をさらに含み、
    前記第1のガラス非含有導電性ペーストを塗布する工程は、前記第1のガラス非含有導電性ペーストを前記ガラス含有焼結層上に塗布する工程を含む、
    請求項1ないし10のいずれかに記載のチップ型セラミック電子部品の製造方法。
  13. 内部導体を有しかつ前記内部導体の一部が表面に露出している、セラミック素体と、
    前記内部導体と電気的に接続されかつ前記セラミック素体の前記表面の一部を覆うように形成された、外部電極と、
    を備え、
    前記外部電極は、銅を含むが、ガラスを含まない、ガラス非含有焼結層を含み、
    前記ガラス非含有焼結層は、熱硬化性樹脂を、当該ガラス非含有焼結層の断面での面積比率で1%以下(ただし、0%を除く。)含む
    チップ型セラミック電子部品。
  14. 前記ガラス非含有焼結層は、銀およびニッケルの少なくとも一方をさらに含む、請求項13に記載のチップ型セラミック電子部品。
  15. 前記ガラス非含有焼結層は、ニッケルをさらに含み、銅およびニッケルの合計体積に対する銅の体積が30%以上かつ80%以下である、請求項13に記載のチップ型セラミック電子部品。
  16. 前記ガラス非含有焼結層は、前記内部導体と接する状態で前記セラミック素体の前記表面の一部上に形成される、請求項13ないし15のいずれかに記載のチップ型セラミック電子部品。
  17. 当該チップ型セラミック電子部品は積層セラミックコンデンサである、請求項13ないし16のいずれかに記載のチップ型セラミック電子部品。
JP2021508855A 2019-03-28 2020-02-27 チップ型セラミック電子部品およびその製造方法 Active JP7136333B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019062900 2019-03-28
JP2019062900 2019-03-28
PCT/JP2020/008131 WO2020195522A1 (ja) 2019-03-28 2020-02-27 チップ型セラミック電子部品およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2020195522A1 JPWO2020195522A1 (ja) 2020-10-01
JP7136333B2 true JP7136333B2 (ja) 2022-09-13

Family

ID=72609287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021508855A Active JP7136333B2 (ja) 2019-03-28 2020-02-27 チップ型セラミック電子部品およびその製造方法

Country Status (5)

Country Link
US (1) US20210375544A1 (ja)
JP (1) JP7136333B2 (ja)
KR (2) KR20230092016A (ja)
CN (1) CN113632187B (ja)
WO (1) WO2020195522A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216046A (ja) 1999-01-26 2000-08-04 Murata Mfg Co Ltd 積層セラミック電子部品
WO2005083727A1 (ja) 2004-02-27 2005-09-09 Murata Manufacturing Co., Ltd. 積層型セラミック電子部品及びその製造方法
JP2010199168A (ja) 2009-02-24 2010-09-09 Murata Mfg Co Ltd セラミックコンデンサの製造方法
WO2012111479A1 (ja) 2011-02-16 2012-08-23 株式会社 村田製作所 導電性ペースト、太陽電池、及び太陽電池の製造方法
JP2015109411A (ja) 2013-10-25 2015-06-11 株式会社村田製作所 セラミック電子部品
JP2018098327A (ja) 2016-12-13 2018-06-21 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2058410C (en) * 1991-06-25 1996-08-27 Iwao Ueno Laminated semiconductor ceramic capacitor with a grain boundary-insulated structure and a method for producing the same
US6829136B2 (en) * 2002-11-29 2004-12-07 Murata Manufacturing Co., Ltd. Dielectric ceramic, method for making the same, and monolithic ceramic capacitor
JP4208010B2 (ja) * 2004-04-23 2009-01-14 株式会社村田製作所 電子部品及びその製造方法
JP4803451B2 (ja) * 2006-12-26 2011-10-26 Tdk株式会社 電子部品及びその実装構造
JP5266874B2 (ja) * 2008-05-23 2013-08-21 パナソニック株式会社 セラミック電子部品の製造方法
KR20110067509A (ko) * 2009-12-14 2011-06-22 삼성전기주식회사 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법
KR101079382B1 (ko) * 2009-12-22 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP6015221B2 (ja) * 2012-08-07 2016-10-26 株式会社村田製作所 セラミック電子部品の製造方法
CN105531774B (zh) * 2013-09-24 2018-10-26 株式会社村田制作所 层叠陶瓷电子部件
TWI665691B (zh) * 2017-01-25 2019-07-11 禾伸堂企業股份有限公司 積層陶瓷電容器及其製造方法
KR101941954B1 (ko) * 2017-07-04 2019-01-24 삼성전기 주식회사 적층 세라믹 커패시터

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216046A (ja) 1999-01-26 2000-08-04 Murata Mfg Co Ltd 積層セラミック電子部品
WO2005083727A1 (ja) 2004-02-27 2005-09-09 Murata Manufacturing Co., Ltd. 積層型セラミック電子部品及びその製造方法
JP2010199168A (ja) 2009-02-24 2010-09-09 Murata Mfg Co Ltd セラミックコンデンサの製造方法
WO2012111479A1 (ja) 2011-02-16 2012-08-23 株式会社 村田製作所 導電性ペースト、太陽電池、及び太陽電池の製造方法
JP2015109411A (ja) 2013-10-25 2015-06-11 株式会社村田製作所 セラミック電子部品
JP2018098327A (ja) 2016-12-13 2018-06-21 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法

Also Published As

Publication number Publication date
KR20210122840A (ko) 2021-10-12
KR102546723B1 (ko) 2023-06-21
CN113632187A (zh) 2021-11-09
CN113632187B (zh) 2023-06-27
KR20230092016A (ko) 2023-06-23
US20210375544A1 (en) 2021-12-02
WO2020195522A1 (ja) 2020-10-01
JPWO2020195522A1 (ja) 2020-10-01

Similar Documents

Publication Publication Date Title
US8553390B2 (en) Ceramic electronic component
TWI517190B (zh) 晶片型電子零件
JP7136334B2 (ja) チップ型セラミック電子部品およびその製造方法
JP4423707B2 (ja) 積層セラミック電子部品の製造方法
JP2001307947A (ja) 積層チップ部品及びその製造方法
WO2008023496A1 (fr) Composant électronique feuilleté et procédé pour le fabriquer
KR102112107B1 (ko) 전자부품 및 전자부품의 제조 방법
JP7115461B2 (ja) 積層セラミックコンデンサ
JP2012033291A (ja) 電極形成用のペースト、端子電極及びセラミック電子部品
JP2023099415A (ja) 積層型電子部品
US20230230766A1 (en) Ceramic electronic chip component and method for manufacturing the same
JP2003318059A (ja) 積層セラミックコンデンサ
JP7136333B2 (ja) チップ型セラミック電子部品およびその製造方法
JPH097878A (ja) セラミック電子部品とその製造方法
WO2017047647A1 (ja) セラミック多層基板
JP2006332284A (ja) 電子部品および電子部品の製造方法
JP3716746B2 (ja) 積層セラミック電子部品及びその製造方法
JP2002289464A (ja) セラミック電子部品およびその製造方法
JP2006216781A (ja) 電子部品
JP2002198253A (ja) セラミック電子部品及び導電性ペースト
JP2022163228A5 (ja) チップ型セラミック電子部品の製造方法
JP2003243827A (ja) 積層セラミック基板の製造方法
JP2023010508A (ja) キャパシタ部品及びキャパシタ部品の製造方法
JP2003197029A (ja) 焼結型電極用導電性粉末、それを用いた導電性塗料、およびその導電性塗料を用いた積層セラミック電子部品と積層セラミックコンデンサー
JP2007234773A (ja) セラミック電子部品

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210908

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220802

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220815

R150 Certificate of patent or registration of utility model

Ref document number: 7136333

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150