WO2017047647A1 - セラミック多層基板 - Google Patents

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conductor
multilayer substrate
ceramic multilayer
ceramic
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昌昭 花尾
毅 勝部
岸田　和雄
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株式会社村田製作所
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Definitions

  • the present invention relates to a ceramic multilayer substrate in which a ceramic insulator layer, an internal pattern conductor, and an external pattern conductor are laminated, and in particular, a ceramic multilayer substrate in which sintering shrinkage during firing is suppressed in a direction orthogonal to the lamination direction.
  • a ceramic multilayer substrate in which sintering shrinkage during firing is suppressed in a direction orthogonal to the lamination direction.
  • Ceramic multilayer substrates are used to mount semiconductor elements and other electronic components, and to interconnect these electronic components into modules.
  • the ceramic multilayer substrate includes a plurality of laminated ceramic insulator layers and various forms of wiring conductors.
  • the wiring conductor includes an internal pattern conductor, an external pattern conductor, an external electrode, and a via hole conductor.
  • the inner pattern conductor is formed along a specific interface between the ceramic insulator layers inside the ceramic multilayer substrate.
  • the outer pattern conductor is formed on the outer surface of the ceramic multilayer substrate.
  • the via-hole conductor is formed so as to penetrate a specific ceramic insulator layer.
  • a low-temperature sintered ceramic material that can be sintered at a temperature of 1000 ° C. or less is prepared, and is not sintered at the sintering temperature of the low-temperature sintered ceramic material.
  • An inorganic material powder that functions to suppress shrinkage is prepared.
  • a green sheet of a plurality of ceramic layers for a substrate containing a low-temperature sintered ceramic material and a green sheet of a constraining layer containing an inorganic material powder for suppressing shrinkage are laminated, and a wiring conductor in relation to the ceramic layer for a substrate
  • a laminate before firing which becomes a ceramic multilayer substrate after firing, is produced.
  • the ceramic layer for a base is a ceramic layer that contributes to the expression of electrical characteristics of the insulator ceramic layer.
  • FIG. 15 is a cross-sectional view of the ceramic multilayer substrate 200 described in Patent Document 1.
  • the ceramic multilayer substrate 200 includes a base ceramic layer 201, a constraining layer 202 disposed so as to be in contact with a principal surface of the base ceramic layer 201, an internal pattern conductor 204, an external pattern conductor 205, a via And a conductor 207.
  • the via conductor 207 penetrates the specific base ceramic layer 201 and connects the specific internal pattern conductors 204 or the specific internal pattern conductor 204 and the external pattern conductor 205.
  • the base ceramic layer 201 is made of a low-temperature sintered ceramic material that can be sintered at a temperature of, for example, 1000 ° C. or less, and the constraining layer 202 is at the sintering temperature of the low-temperature sintered ceramic material. It consists of a ceramic material that does not sinter.
  • the constriction layer 202 suppresses shrinkage in the main surface direction when the base ceramic layer 201 is sintered. As a result, non-uniform deformation and distortion are less likely to occur in the ceramic multilayer substrate 200. As a result, undesired deformation and distortion are less likely to occur in the wiring conductor, and the wiring conductor can be densified.
  • the ceramic insulator layer is further thinned so that the inner pattern conductors, the inner pattern conductors and the outer pattern conductors, or the inner pattern conductors and the outer electrodes are connected. It is conceivable to reduce the interval.
  • the conductor component diffuses from the wiring conductor to the ceramic insulator layer during firing, or the conductor component moves by ion migration (electrochemical migration) in a humid environment, the above measures are This may lead to a decrease in the insulation resistance.
  • an object of the present invention is to provide a ceramic multilayer substrate having high insulation resistance between wiring conductors in the stacking direction even if the ceramic insulator layer is thinned.
  • the structure of the ceramic insulator layer can be improved in order to suppress a decrease in insulation resistance between wiring conductors in the stacking direction due to the thinning of the ceramic insulator layer.
  • a ceramic multilayer substrate according to the present invention includes a first layer, a second layer, and a third layer, and the first layer is sandwiched between the second layer and the third layer.
  • a layer and a wiring conductor are examples of a first layer, a second layer, and a third layer, and the first layer is sandwiched between the second layer and the third layer.
  • the wiring conductor includes an internal pattern conductor formed inside the ceramic multilayer substrate and an external conductor formed on the outer surface of the ceramic multilayer substrate.
  • the ceramic insulator layer is sandwiched between at least one of the inner pattern conductor and the outer conductor and between the two inner pattern conductors.
  • the sintering shrinkage start temperature of the second layer alone and the third layer alone in the green sheet state is equal to or higher than the sintering shrinkage end temperature of the first layer alone in the green sheet state.
  • the thickness of the ceramic insulator layer is 5.0 ⁇ m or more and 55.7 ⁇ m or less.
  • the ratio of the total thickness of the second layer and the third layer to the thickness of the first layer is not less than 0.25 and not more than 1.11.
  • the ceramic insulator layer has a structure in which the first layer is sandwiched between the second layer and the third layer. Since the sintering shrinkage start temperatures of the second layer alone and the third layer alone in the green sheet state are equal to or higher than the sintering shrinkage end temperature of the first layer alone in the green sheet state, the second layer and the third layer This layer functions as a constraining layer that suppresses shrinkage of the first layer in the principal surface direction during sintering of the first layer.
  • the second layer and the third layer are respectively disposed on at least one of the first layer, which is the ceramic layer for the substrate, and the inner pattern conductor, and between the first layer and the outer conductor. Intervenes while satisfying the relationship. Moreover, the second layer and the third layer are not sintered when the first layer is sintered as described above, and are considered to be in a porous state. Therefore, when the thicknesses of the first to third layers satisfy the above relationship, the glass component that is considered to be generated in the first layer during the sintering is caused by the porous portions of the second layer and the third layer. It is consumed in filling and contact with the wiring conductor is suppressed. That is, the second layer and the third layer also function as a diffusion suppression layer that suppresses the diffusion of the conductor component from the wiring conductor to the first layer.
  • the ceramic multilayer substrate according to the present invention preferably has the following characteristics. That is, the first layer is a ceramic layer containing a celsian type compound including Ba, Si and Al, and the second layer and the third layer are Al 2 O 3 or ZrO 2 and borosilicate. It is a ceramic layer that is a mixture with glass.
  • the first to third layers contain the ceramic material. Therefore, the first to third layers and the wiring conductor can be simultaneously fired even if the wiring conductor is a low melting point metal such as Ag or Cu, and alloys thereof.
  • the ceramic multilayer substrate according to the present invention preferably has the following characteristics. That is, the ceramic insulator layer including the external pattern conductor and the external electrode as the external conductor, and the first layer is sandwiched between the second layer and the third layer includes the external pattern conductor and the internal layer. It is sandwiched between the pattern conductors and at least one of the internal pattern conductors and the external electrodes.
  • the ceramic insulator layer in which the first layer is sandwiched between the second layer and the third layer is in the vicinity of the surface of the ceramic multilayer substrate that is easily affected by humidity in the ambient atmosphere. Is arranged. Therefore, even if the external pattern conductor or the conductor component of the external conductor is ionized by the humidity and applied voltage in the ambient atmosphere, it does not move into the first layer by so-called ion migration (electrochemical migration).
  • the ceramic multilayer substrate according to the present invention even if the ceramic insulator layer is thinned, a ceramic multilayer substrate having high insulation resistance between wiring conductors in the stacking direction can be obtained.
  • FIG. 1 is a cross-sectional view of a ceramic multilayer substrate 100 which is a first embodiment of a ceramic multilayer substrate according to the present invention. It is a figure for demonstrating an example of the manufacturing method of the ceramic multilayer substrate 100, and is a figure which shows typically a 1st process (green sheet preparation process) to a 3rd process (green sheet lamination
  • FIG. 3 is a diagram schematically showing a method for measuring a thickness d1 of a first layer 1 in a ceramic multilayer substrate 100.
  • FIG. FIG. 3 is a diagram schematically illustrating a method for measuring an insulation resistance between an inner pattern conductor 4 and an outer pattern conductor 5 in a ceramic multilayer substrate 100. It is sectional drawing of the ceramic multilayer substrate 200 of background art.
  • a ceramic multilayer substrate 100 as a first embodiment of the ceramic multilayer substrate according to the present invention will be described with reference to FIGS.
  • the ceramic multilayer substrate according to the present invention is applied to substrates such as PA modules, RF diode switches, filters, chip antennas, various package parts, and composite devices, but is not limited thereto.
  • FIG. 1 is a cross-sectional view of a ceramic multilayer substrate 100.
  • the ceramic multilayer substrate 100 includes a first layer 1, a second layer 2, and a third layer 3, and the first layer 1 is sandwiched between the second layer 2 and the third layer 3.
  • a ceramic insulator layer CL, an internal pattern conductor 4 and an external conductor are provided.
  • the external conductor includes the external pattern conductor 5 and external electrodes 6A and 6B.
  • the via conductor 7A connects the external pattern conductor 5 and the external electrode 6A
  • the via conductor 7B connects the internal pattern conductor 4 and the external electrode 6B.
  • the part shown with the dotted line on the figure shows a virtual joining interface, and does not show that some kind of interface actually exists (the same applies hereinafter).
  • the ceramic insulator layer CL is sandwiched between the inner pattern conductor 4 and the outer pattern conductor 5.
  • the sintering shrinkage start temperature of the second layer 2 alone and the third layer 3 alone in the green sheet state is equal to or higher than the sintering shrinkage end temperature of the first layer 1 alone in the green sheet state. That is, the second layer 2 and the third layer 3 are constraining layers that suppress the sintering shrinkage of the first layer 1 that is the ceramic layer for the substrate.
  • the ceramic material layers other than the ceramic insulator layer CL of the ceramic multilayer substrate 100 are the first layer 1 and the second layer 2.
  • the thickness of the ceramic insulator layer CL is not less than 5.0 ⁇ m and not more than 55.7 ⁇ m.
  • the ratio of the total thickness of the second layer 2 and the third layer 3 to the thickness of the first layer 1 is not less than 0.25 and not more than 1.11.
  • the second layer and the third layer are connected to the first layer from the wiring conductor. It also functions as a diffusion suppressing layer that suppresses diffusion of the conductor component. Therefore, as shown in an experimental example to be described later, even if the ceramic insulator layer CL is thinned to 5.0 ⁇ m by using the ceramic insulator layer CL as described above, the wiring conductors in the stacking direction (this In the embodiment, a ceramic multilayer substrate 100 having a high insulation resistance between the internal pattern conductor 4 and the external pattern conductor 5 can be obtained.
  • FIGS. 2 and 3 are diagrams schematically showing first to sixth steps sequentially performed in an example of the method for manufacturing the ceramic multilayer substrate 100.
  • FIG. 2 and 3 illustrate a portion corresponding to the right half (near the via conductor 7B) of the ceramic multilayer substrate 100, and a portion corresponding to the left half (near the via conductor 7A) is not shown. is doing.
  • FIG. 2A is a diagram schematically showing a first step (green sheet manufacturing step) of the method for manufacturing the ceramic multilayer substrate 100.
  • the green sheet state or the unsintered state may be expressed as “raw”.
  • the first composite green sheet (sheet 1) in which the raw first layer L1 is sandwiched between the raw second layer L2 and the raw third layer L3,
  • Sheet 1 creates a slurry for forming raw first layer L1, raw second layer L2 and raw third layer L3, respectively, first raw second layer L2, then raw The first layer L1 and finally the raw third layer L3 can be applied to the base film in this order.
  • the slurry for forming the raw first layer L1 for example, BaCO 3 , SiO 2 , Al 2 O 3 so that a celsian compound containing Ba, Si and Al is formed after firing.
  • ZrO 2 , MnCO 3 and other raw material powders are prepared to prepare a slurry prepared by a known method.
  • a slurry for forming the raw second layer L2 and the raw third layer L3 a mixed powder obtained by mixing Al 2 O 3 and a raw material powder of borosilicate glass at a predetermined weight ratio is similarly a slurry. To make it.
  • the kind of slurry for forming the raw 2nd layer L2 and the raw 3rd layer L3 may differ.
  • Sheet 2 creates a slurry for forming the raw first layer L1 and the raw second layer L2, respectively, and the order of the raw second layer L2, then the raw first layer L1 It can produce by coating on a base film.
  • FIG. 2B is a view schematically showing a second step (wiring conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100.
  • an A-type wiring conductor forming sheet (type A) is formed by forming a raw via conductor L7 (not shown) that constitutes the via conductor 7A.
  • a B-type wiring is formed by forming a raw via conductor L 7 (not shown) constituting the via conductor 7 A and a raw via conductor L 7 constituting the via conductor 7 B. It is a conductor formation sheet (type B).
  • a raw via conductor L7 (not shown) that will form the via conductor 7A
  • a raw via conductor L7 that will form the via conductor 7B and a raw internal so as to be connected thereto
  • What formed the pattern conductor L4 is a C type wiring conductor formation sheet (type C).
  • Each raw wiring conductor can be formed, for example, by applying a conductor paste containing Cu as a conductor component.
  • the raw internal pattern conductor L4 is formed on the upper surface of Sheet 2 in the drawing to form a C-type wiring conductor forming sheet.
  • FIG. 5 the raw internal pattern conductor L4 only needs to be formed between Sheet1 and Sheet2. That is, another type of wiring conductor forming sheet may be produced by forming the raw internal pattern conductor L4 on the lower surface of Sheet1.
  • FIG. 2C schematically shows a third step (green sheet laminating step) of the method for manufacturing the ceramic multilayer substrate 100.
  • the wiring conductor forming sheets of type A, type B, and type C produced in the second step are stacked in the order shown in FIG.
  • FIG. 3A is a diagram schematically showing a fourth step (crimping step) of the method for manufacturing the ceramic multilayer substrate 100.
  • stacked at the 3rd process is thermocompression bonded on predetermined conditions, and the crimping
  • the crimping body 100P is preferably an aggregate of raw ceramic multilayer substrates, and is preferably cut into individual pieces after the following fifth step (external pattern conductor and crimping step) is completed. .
  • FIG. 3B is a diagram schematically showing a fifth step (unsintered outer conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100.
  • the raw external pattern conductor L5 and the raw external electrode L6 (not shown) are connected to the raw via conductor L7 (not shown) constituting the via conductor 7A of the crimping body 100P manufactured in the fourth step. (Not shown) are respectively formed on the upper surface and the lower surface of the pressure-bonding body 100P in the drawing.
  • the raw external electrode L6 is formed on the lower surface of the crimping body 100P in the drawing so as to be connected to the raw via conductor L7 constituting the via conductor 7B.
  • the above-described process is a process performed for simultaneously firing the pressure-bonded body 100P and the external conductor.
  • the outer conductor may be formed after firing the crimping body 100P without firing the crimping body 100P and the outer conductor at the same time.
  • FIG. 3C is a diagram schematically illustrating a sixth step (firing step) of the method for manufacturing the ceramic multilayer substrate 100.
  • the pressure-bonded body 100P formed with the raw outer conductor produced in the fifth step is fired under predetermined conditions to obtain the ceramic multilayer substrate 100 according to the present invention.
  • a Ni plating film and an Au plating film may be formed on the surfaces of the external pattern conductor 5 and the external electrodes 6A (not shown) and 6B after the firing step.
  • the ceramic multilayer substrate 100 according to the present invention can be efficiently manufactured.
  • FIG. 4 is a cross-sectional view of the ceramic multilayer substrate 100A.
  • the ceramic multilayer substrate 100A differs from the ceramic multilayer substrate 100 in the position of the ceramic insulator layer CL and the position of the via conductor 7B. Since other than that is common with the ceramic multilayer substrate 100, description of a common location is abbreviate
  • a ceramic insulator layer CL is sandwiched between an internal pattern conductor 4 and an external electrode 6B which is an external conductor. Accordingly, the via conductor 7B connects the internal pattern conductor 4 and the external pattern conductor 5.
  • the ceramic material layers other than the ceramic insulator layer CL of the ceramic multilayer substrate 100 are the first layer 1 and the third layer 3.
  • the ceramic multilayer substrate 100A has the ceramic insulator layer CL as described above, the thickness of the ceramic insulator layer CL, the thickness of the second layer 2, and the thickness of the third layer 3.
  • the ratio of the total thickness of the first layer 1 to the thickness of the first layer 1 is defined in the present invention, so that the wiring conductor in the stacking direction can be obtained even if the ceramic insulator layer CL is thinned to 5.0 ⁇ m.
  • the insulation resistance between the gaps (between the internal pattern conductor 4 and the external electrode 6B in this embodiment) can be increased.
  • FIGS. 5 and 6 are diagrams schematically showing first to sixth steps sequentially performed in an example of the method for manufacturing the ceramic multilayer substrate 100A. 5 and 6, as in FIGS. 2 and 3, the illustration corresponding to the left half of the ceramic multilayer substrate 100 ⁇ / b> A (near the via conductor 7 ⁇ / b> A) is omitted.
  • the manufacturing method of the ceramic multilayer substrate 100A described below includes a first step (green sheet manufacturing step), a second step (wiring conductor forming step), a third step (green sheet laminating step), and a fifth step. (Unsintered outer conductor forming step) is different from the method for manufacturing the ceramic multilayer substrate 100 described above. Other than that, the method is the same as the method for manufacturing the ceramic multilayer substrate 100, and therefore explanations of common parts are omitted or simplified.
  • FIG. 5A is a view schematically showing a first step (green sheet manufacturing step) of the method for manufacturing the ceramic multilayer substrate 100A.
  • Sheet 3 creates a slurry for forming the raw first layer L1 and the raw third layer L3, respectively, and first the raw first layer L1 and then the raw third layer L3 It can produce by coating on a base film.
  • the slurry for forming the raw first layer L1 and the raw third layer L3 is the same as that described in the first embodiment.
  • FIG. 5B is a diagram schematically showing a second step (wiring conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100A.
  • a raw via conductor L7 (not shown) that constitutes the via conductor 7A and a raw internal pattern conductor L4 are formed as a D type wiring conductor forming sheet (type D). ).
  • an E-type wiring conductor is formed by forming a raw via conductor L7 (not shown) that constitutes the via conductor 7A and a raw via conductor L7 that constitutes the via conductor 7B. It is a forming sheet (type E).
  • Each raw wiring conductor can be formed by applying a conductive paste containing Cu as a conductive component, for example, as described in the first embodiment.
  • the raw internal pattern conductor L4 is formed on the upper surface of Sheet 1 in the drawing to form a D-type wiring conductor forming sheet.
  • the raw internal pattern conductor L4 only needs to be formed between Sheet3 and Sheet1. That is, another type of wiring conductor forming sheet may be produced by forming the raw internal pattern conductor L4 on the lower surface of the Sheet 3.
  • FIG. 5C is a diagram schematically showing a third step (green sheet laminating step) of the method for manufacturing ceramic multilayer substrate 100A.
  • Each wiring conductor formation sheet of typeD and typeE produced at the 2nd process is laminated in order shown in Drawing 5 (C).
  • the fourth step (crimping step, see FIG. 6A) is the same as the fourth step in the first embodiment. Thereby, the crimping body 100AP is manufactured, and at that time, the raw via conductor L7 formed on each wiring conductor forming sheet is connected, and the raw internal pattern conductor L4 and the raw via conductor L7 are connected.
  • FIG. 6B is a diagram schematically showing a fifth step (unsintered outer conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100A.
  • the raw external pattern conductor L5 and the raw external electrode L6 (not shown) are connected to the raw via conductor L7 (not shown) constituting the via conductor 7A of the crimping body 100AP produced in the fourth step. (Not shown) are respectively formed on the upper surface and the lower surface of the pressure-bonding body 100AP in the drawing. Further, the raw external electrode L6 is formed on the lower surface of the crimping body 100AP in the drawing at a position facing the raw internal pattern conductor L4 and Sheet1.
  • the above process is a process performed for simultaneous firing of the pressure-bonded body 100AP and the external conductor.
  • the outer conductor may be formed after the crimping body 100AP is fired without simultaneously firing the crimping body 100AP and the outer conductor.
  • ⁇ Sixth step> The sixth step (crimping step, see FIG. 6C) is the same as the sixth step in the first embodiment.
  • the ceramic multilayer substrate 100A according to the present invention can be efficiently manufactured by performing the respective steps described above.
  • FIG. 7 is a cross-sectional view of the ceramic multilayer substrate 100B.
  • the ceramic multilayer substrate 100B is different from the ceramic multilayer substrate 100 in the position of the ceramic insulator layer CL and the positions of the via conductors 7B and 7C. Since other than that is common with the ceramic multilayer substrate 100, description of a common location is abbreviate
  • a ceramic insulator layer CL is sandwiched between two internal pattern conductors 4A and 4B. Accordingly, the via conductor 7B connects the internal pattern conductor 4A and the external pattern conductor 5, and the via conductor 7C connects the internal pattern conductor 4B and the external electrode 6B.
  • the ceramic material layers other than the ceramic insulator layer CL of the ceramic multilayer substrate 100 are the first layer 1, the second layer 2, and the third layer 3.
  • the ceramic multilayer substrate 100B has the ceramic insulator layer CL as described above, the thickness of the ceramic insulator layer CL, the thickness of the second layer 2, and the thickness of the third layer 3. Even if the ceramic insulator layer CL is thinned to 5.0 ⁇ m by making the relationship of the ratio of the sum of the thickness and the thickness of the first layer 1 defined in the present invention, The insulation resistance between the wiring conductors (between the two internal pattern conductors 4A and 4B in this embodiment) can be increased.
  • FIGS. 8 and 9 are diagrams schematically showing first to sixth steps sequentially performed in the example of the method for manufacturing the ceramic multilayer substrate 100B. 8 and 9, as in FIGS. 2 and 3, the illustration corresponding to the left half (near the via conductor 7 ⁇ / b> A) of the ceramic multilayer substrate 100 ⁇ / b> B is omitted.
  • the manufacturing method of the ceramic multilayer substrate 100B described below is similar to the manufacturing method of the ceramic multilayer substrate 100A.
  • the first step (green sheet manufacturing step), the second step (wiring conductor forming step), and the third step The (green sheet laminating step) and the fifth step (unsintered outer conductor forming step) are different from the method for manufacturing the ceramic multilayer substrate 100 described above.
  • the method is the same as the method for manufacturing the ceramic multilayer substrate 100, and therefore explanations of common parts are omitted or simplified.
  • FIG. 8A is a view schematically showing a first step (green sheet manufacturing step) of the method for manufacturing the ceramic multilayer substrate 100B.
  • first step green sheet manufacturing step
  • composite green sheets of sheet1, sheet2, and sheet3 described in the first and second embodiments are produced.
  • the manufacturing method of Sheet1, sheet2, and sheet3 is the same as that described in the first embodiment and the second embodiment.
  • FIG. 8B is a diagram schematically showing a second step (wiring conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100B.
  • type B, type C, type D, and type E wiring conductor forming sheets described in the first and second embodiments are produced.
  • the production method of the type B, type C, type D, and type E wiring conductor formation sheets is the same as that described in the first embodiment and the second embodiment.
  • the composite green sheet forming the raw internal pattern conductor L4 is not limited to that illustrated in FIG. 8B.
  • FIG. 8C is a diagram schematically showing a third step (green sheet laminating step) of the method for manufacturing the ceramic multilayer substrate 100B.
  • the wiring conductor formation sheets of type B, type C, type D, and type E produced in the second step are stacked in the order shown in FIG.
  • the fourth step (crimping step, see FIG. 9A) is the same as the fourth step in the first embodiment. Thereby, the crimped body 100BP is manufactured, and at this time, the raw via conductor L7 formed on each wiring conductor forming sheet is connected, and the raw internal pattern conductor L4 and the raw via conductor L7 are connected.
  • FIG. 9B is a diagram schematically showing a fifth step (unsintered outer conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100B.
  • the crimped body 100BP produced in the fourth step is connected to a raw via conductor L7 (not shown) that constitutes the via conductor 7A and a raw via conductor L7 that constitutes the via conductor 7B.
  • the raw external pattern conductor L5 is formed on the upper surface of the crimping body 100BP in the drawing.
  • a raw external electrode L6 (not shown) is formed on the lower surface of the pressure-bonding body 100P in the drawing so as to be connected to the raw via conductor L7 (not shown) constituting the via conductor 7A. Further, a raw external electrode L6 is formed on the lower surface of the crimping body 100P in the drawing so as to be connected to the raw via conductor L7 that constitutes the via conductor 7C.
  • the above process is a process performed for simultaneous firing of the pressure-bonded body 100BP and the external conductor.
  • the outer conductor may be formed after the crimping body 100BP is fired without simultaneously firing the crimping body 100BP and the outer conductor.
  • ⁇ Sixth step> The sixth step (crimping step, see FIG. 9C) is the same as the sixth step in the first embodiment.
  • the ceramic multilayer substrate 100B according to the present invention can be efficiently produced.
  • FIG. 10 is a cross-sectional view of the ceramic multilayer substrate 100C.
  • the ceramic multilayer substrate 100C is different from the ceramic multilayer substrate 100 in the position of the ceramic insulator layer CL and the positions of the via conductors 7B and 7C. Since other than that is common with the ceramic multilayer substrate 100, description of a common location is abbreviate
  • the ceramic multilayer substrate 100C includes three ceramic insulator layers CL between the internal pattern conductor 4A and the external pattern conductor 5 that is an external conductor, between the two internal pattern conductors 4B and 4C, and the internal pattern conductor 4D. It is sandwiched between the external electrode 6B which is an external conductor. Accordingly, the via conductor 7B connects the internal pattern conductor 4A and the internal pattern conductor 4B, and the via conductor 7C connects the internal pattern conductor 4C and the internal pattern conductor 4D.
  • the ceramic material layers other than the ceramic insulator layer CL of the ceramic multilayer substrate 100 are the first layer 1, the second layer 2, and the third layer 3.
  • the ceramic multilayer substrate 100C has the ceramic insulator layer CL as described above, the thickness of the ceramic insulator layer CL, and the thickness of the second layer 2 and the third layer. Even if the ceramic insulator layer CL is thinned down to 5.0 ⁇ m by making the relationship of the ratio of the total of the thickness of 3 and the thickness of the first layer 1 defined by the present invention, Between the wiring conductors in the direction (in this embodiment, between the internal pattern conductor 4 and the external pattern conductor 5, between the two internal pattern conductors 4A and 4B, and between the internal pattern conductor 4 and the external electrode 6B). Insulation resistance can be increased.
  • FIGS. 11 and 12 are diagrams schematically showing first to sixth steps sequentially performed in the example of the method for manufacturing the ceramic multilayer substrate 100C. 11 and 12, as in FIGS. 2 and 3, the illustration corresponding to the left half (near the via conductor 7 ⁇ / b> A) of the ceramic multilayer substrate 100 ⁇ / b> C is omitted.
  • the manufacturing method of the ceramic multilayer substrate 100C described below is similar to the manufacturing method of the ceramic multilayer substrates 100A and 100B.
  • the first step green sheet manufacturing step
  • the second step wiring conductor forming step
  • the third step green sheet laminating process
  • the fifth process unsintered outer conductor forming process
  • FIG. 11A is a diagram schematically illustrating a first step (green sheet manufacturing step) of the method for manufacturing the ceramic multilayer substrate 100B.
  • a fifth composite green sheet (Sheet5) in which a raw third layer L3h having a thickness half the thickness of the third layer L3 is disposed is produced.
  • Sheet 4 creates a slurry for forming the raw first layer L1 and the raw second layer L2h, respectively, and the raw second layer L2h, which is half as thick as previously described, Next, it can produce by apply
  • Sheet 5 creates a slurry to form raw first layer L1 and raw third layer L3h, respectively, first raw first layer L1, then half the thickness previously described It can be produced by coating the base film in the order of the raw second layer L3h.
  • the slurry for forming the raw third layer L3h is the same as that for forming the third layer L3 described in the second embodiment.
  • the Sheet 4 including the raw second layer L2h and the raw third
  • the thickness of the raw second layer L2h and the raw third layer L3h is pressure-bonded so far.
  • the second layer L2 or the raw third layer L3 has the same thickness.
  • Sheet 2 may be used instead of Sheet 4 and Sheet 3 may be used instead of Sheet 5 without producing a composite green sheet of Sheet 4 and Sheet 5.
  • FIG. 11B is a diagram schematically showing a second step (wiring conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100C.
  • the wiring conductor forming sheets of type A, type C, and type D described in the first and second embodiments are produced.
  • the raw via conductor L7 (not shown) that forms the via conductor 7A and the raw via conductor L7 that forms the via conductor 7B are formed.
  • a type of wiring conductor forming sheet (type F) is prepared.
  • a raw via conductor L7 (not shown) that will form the via conductor 7A, a raw via conductor L7 that will form the via conductor 7B, and a raw via conductor so as to be connected thereto
  • a G type wiring conductor forming sheet (type G) in which the internal pattern conductor L4 is formed is produced.
  • the composite green sheet forming the raw inner pattern conductor L4 is not limited to that illustrated in FIG.
  • FIG. 11C is a diagram schematically showing a third step (green sheet laminating step) of the method for manufacturing the ceramic multilayer substrate 100C.
  • the wiring conductor formation sheets of type A, type C, type D, type F, type G, and type H produced in the second step are laminated in the order shown in FIG.
  • the fourth step (crimping step, see FIG. 12A) is the same as the fourth step in the first embodiment.
  • the crimped body 100CP is manufactured, and at that time, the raw via conductor L7 formed on each wiring conductor forming sheet is connected, and the raw internal pattern conductor L4 and the raw via conductor L7 are connected.
  • FIG. 12B is a diagram schematically showing a fifth step (unsintered outer conductor forming step) of the method for manufacturing the ceramic multilayer substrate 100C.
  • the raw external pattern conductor L5 and the raw external electrode L6 (not shown) are connected to the raw via conductor L7 (not shown) constituting the via conductor 7A of the crimping body 100CP produced in the fourth step. (Not shown) are respectively formed on the upper surface and the lower surface of the pressure-bonding body 100CP in the drawing.
  • the raw external electrode L6 is formed on the upper surface (upper drawing) of the crimping body 100CP at a position facing the raw inner pattern conductor L4 with the Sheet 1 disposed at the top in the drawing. Further, a raw external electrode L6 is formed on the lower surface (upper drawing) of the crimping body 100CP at a position facing the raw inner pattern conductor L4 with Sheet 1 arranged at the bottom in the drawing.
  • the above-described process is a process performed for simultaneously firing the pressure-bonded body 100CP and the external conductor.
  • the outer conductor may be formed after firing the crimping body 100CP without firing the crimping body 100CP and the outer conductor simultaneously.
  • ⁇ Sixth step> The sixth step (crimping step, see FIG. 12C) is the same as the sixth step in the first embodiment.
  • the ceramic multilayer substrate 100C according to the present invention can be efficiently manufactured by performing the respective steps described above.
  • Predetermined raw material powders such as BaCO 3 , SiO 2 , Al 2 O 3 , ZrO 2 , and MnCO 3 are formed so that a celsian compound comprising Ba, Si and Al is formed after firing the raw material powder.
  • the prepared powder prepared so as to have the composition ratio was slurried by a known method to obtain a slurry for forming the first layer. Further, a prepared powder obtained by mixing raw material powders of Al 2 O 3 and borosilicate glass at a predetermined weight ratio was similarly slurried to form a slurry for forming the second layer and the third layer.
  • the slurry prepared above is thick so that the thickness after firing on the base film becomes a desired thickness so that the composite green sheet structure of Sheet 1 and Sheet 2 (see FIG. 2A) is obtained. And applying a multilayer coating by a ceramic doctor blade method while paying attention to dryness so that the raw first layer, raw second layer and raw third layer do not melt together, Each green sheet was produced. At that time, the thickness d1 + d2 + d3 of the ceramic insulator layer after firing is constant, and the ceramic insulator layer having the first layer, the second layer, and the third layer is only Example 1 and the first layer. These were designated as Comparative Example 1 and those without the third layer were designated as Comparative Example 2.
  • Table 1 shows the target thicknesses of the thickness d1 of the first layer, the thickness d2 of the second layer, the thickness d3 of the third layer, and the thickness d1 + d2 + d3 of the ceramic insulator layer after firing.
  • the sintering shrinkage rate of the single body was obtained in advance, and the sheet was molded so as to have the green sheet thickness calculated based on it.
  • the thickness d1 of the first layer, the thickness d2 of the second layer, the thickness d3 of the third layer, and the thickness d1 + d2 + d3 of the ceramic insulator layer are as intended. Has been confirmed as described below.
  • a via hole was formed on the composite green sheet of Sheet 1 and Sheet 2 produced above by laser processing or the like.
  • the via hole was filled with a conductor paste containing Cu as a conductor component by screen printing to form a raw via conductor.
  • one main surface of the composite green sheet of Sheet 1 and Sheet 2 was filled with a conductor paste containing Cu as a conductor component so as to have a predetermined shape by screen printing to form a raw internal pattern conductor.
  • type A, type B, and type C wiring conductor formation sheets (see FIG. 2A) were produced.
  • the formation of the raw internal pattern conductor and the raw via conductor may be performed separately or simultaneously.
  • the formation of the raw internal pattern conductor and the raw via conductor may be performed by a known method other than screen printing.
  • the wiring conductor forming sheets of type A, type B, and type C produced above were laminated in the order shown in FIG. 2C, and thermocompression bonded under predetermined conditions to produce a crimped body.
  • the pressure-bonded body was prepared so as to be an assembly of raw ceramic multilayer substrates.
  • a raw external pattern conductor and a raw external electrode are formed on the upper surface and the lower surface of the pressure-bonded body, respectively, so as to be connected to the raw via conductor that will form the via conductor of the pressure-bonded body obtained above.
  • a raw external electrode is formed on the lower surface of the pressure-bonding body so as to be connected to the raw via conductor constituting the via conductor.
  • the pressure-bonded body on which the raw outer conductor obtained above was formed was fired under predetermined conditions, and a Ni plating film and an Au plating film were formed on the surface of the fired external electrode pattern and external electrode, respectively.
  • the ceramic multilayer substrates of Comparative Example 1 and Comparative Example 2 were produced.
  • the thicknesses of the first layer, the second layer, and the third layer were measured for the three types of ceramic multilayer substrates obtained above. A method for measuring the thickness will be described with reference to FIG.
  • FIG. 13 is a diagram schematically showing a method of measuring the thickness d1 of the first layer 1 in the ceramic multilayer substrate 100. As shown in FIG. In FIG. 13, the thickness d1 of the first layer 1 is measured, but the thickness d2 of the second layer 2 and d3 of the third layer 3 are also measured by the same method.
  • polishing was performed for a predetermined distance from the end face of the sintered ceramic multilayer substrate toward the inside so that the cross section of the region where the external pattern conductor did not cover the third layer 3 was exposed.
  • a cross section (observation surface) orthogonal to the cross section and exposing the first layer 1 to the third layer 3 was exposed by polishing. Then, the observation surface was observed with an SEM, and several arbitrary places were photographed.
  • a straight line VSL was drawn in the internal direction of the ceramic multilayer substrate so as to be orthogonal to the cross section obtained by the first polishing from the end surface of the ceramic multilayer substrate after the cross-section polishing.
  • 20 straight lines VL1 to VL20 orthogonal to the straight line VSL are drawn every 10 ⁇ m from the straight line VSL, and the distances X1 to X20 from the straight line VSL to the intersection with the upper surface of the pattern main part MP, the straight line VSL and the main pattern
  • the distances Y1 to Y20 to the intersection with the lower surface of the part MP were respectively determined.
  • the difference between the maximum value Xmax of the distances X1 to X20 and the minimum value Ymin of the distances Y1 to Y20 is defined as the thickness d1 of the first layer 1.
  • the insulation resistance between the wiring conductors was measured for the obtained three types of ceramic multilayer substrates.
  • a reflow furnace with a maximum temperature set at 260 ° C. was passed three times, and further left in a pressure cooker with a bath temperature of 121 ° C. and a bath humidity of 85% RH for 192 hours. Accelerated the decline.
  • a method for measuring the insulation resistance will be described with reference to FIG.
  • FIG. 14 is a diagram schematically showing a method of measuring the insulation resistance between the inner pattern conductor 4 and the outer pattern conductor 5 in the ceramic multilayer substrate 100.
  • the connection resistance value was measured by the DC four-terminal method shown in FIG. That is, the probe connected to the DC current terminals MI1 and MI2 of the resistance measuring machine MM and the probe connected to the DC voltage terminals MV1 and MV2 are made of ceramic so that a DC four-terminal measurement circuit is formed.
  • the insulation resistance between the internal pattern conductor 4 and the external pattern conductor 5 was measured by contacting the external electrode 6A and the external electrode 6B of the multilayer substrate.
  • Example 1 having the first layer, the second layer, and the third layer as the ceramic insulator layer.
  • Example 2 having the first layer, the second layer, and the third layer as the ceramic insulator layer.
  • the insulation resistance is lowered in Comparative Example 1 with only the first layer and Comparative Example 2 without the third layer.
  • Example 2 In accordance with the manufacturing method shown in Experimental Example 1, ceramic multilayer substrates in which the thicknesses of the first layer, the second layer, and the third layer were variously changed as shown in Table 3 below were produced. About these, similarly to Experimental example 1, the thickness of the 1st layer, the 2nd layer, and the 3rd layer was measured, and the insulation resistance between an internal pattern conductor and an external pattern conductor was measured. Furthermore, the occurrence of cracks (hereinafter referred to as vertical cracks) entering between the inner pattern conductor and the outer pattern conductor to connect them was observed.
  • vertical cracks hereinafter referred to as vertical cracks
  • the thickness of the ceramic insulator layer is 5.0 ⁇ m or more and 55.7 ⁇ m or less
  • the total of the thickness of the second layer 2 and the thickness of the third layer 3 is When the ratio of 1 to the thickness of the layer 1 is 0.25 or more and 1.11 or less, high insulation resistance is obtained.
  • the relationship of the ratio of the thickness of the ceramic insulator layer CL and the total of the thickness of the second layer 2 and the thickness of the third layer 3 to the thickness of the first layer 1 is out of the above range. In this case, it can be seen that the insulation resistance is lowered.
  • each of the first layer to the third layer is thin, so that the second layer and the third layer which are also diffusion suppression layers This is probably because the diffusion of the conductor component is not sufficiently suppressed, and the substantial distance between the conductors is further shortened by the diffusion of the conductor component to the first layer which is the ceramic layer for the substrate.
  • the second layer as the constraining layer and the second layer
  • the suppression of sintering shrinkage of the first layer by the third layer becomes insufficient, and the above-described vertical cracks are generated.
  • the insulation resistance between the internal pattern conductor and the external pattern conductor is lowered by the plating solution and moisture in the atmosphere entering the vertical crack portion.
  • the second layer and the third layer are not sufficiently sintered, and the plating solution and moisture in the atmosphere enter the remaining pores. Therefore, it is considered that the insulation resistance between the inner pattern conductor and the outer pattern conductor is lowered.

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Abstract

セラミック多層基板（１００）は、第１の層（１）、第２の層（２）および第３の層（３）を含み、第１の層（１）が第２の層（２）および第３の層（３）の間に挟まれてなるセラミック絶縁体層（ＣＬ）と、内部パターン導体（４）と、外部パターン導体（５）と、外部電極（６Ａ，６Ｂ）とを備えている。セラミック絶縁体層（ＣＬ）は、内部パターン導体（４）および外部パターン導体（５）の間に挟まれている。グリーンシート状態における第２の層（２）単体および第３の層（３）単体の焼結収縮開始温度は、グリーンシート状態における第１の層（１）単体の焼結収縮終了温度以上である。セラミック絶縁体層（ＣＬ）の厚みは、５．０μｍ以上５５．７μｍ以下である。第２の層（２）の厚みと第３の層（３）の厚みとの合計の、第１の層（１）の厚みに対する比は、０．２５以上１．１１以下である。

Description

セラミック多層基板
　この発明は、セラミック絶縁体層と内部パターン導体と外部パターン導体とが積層されたセラミック多層基板に関するものであり、特に積層方向に直交する方向において焼成時の焼結収縮が抑制されたセラミック多層基板に関する。
　セラミック多層基板は、半導体素子やその他の電子部品などを搭載し、これらの電子部品を相互に配線しモジュール化するために用いられている。セラミック多層基板は、複数の積層されたセラミック絶縁体層と、種々の形態の配線導体とを備えている。配線導体には、内部パターン導体、外部パターン導体、外部電極およびビアホール導体が含まれる。内部パターン導体は、セラミック多層基板の内部においてセラミック絶縁体層間の特定の界面に沿って形成されている、外部パターン導体は、セラミック多層基板の外表面上に形成されている。ビアホール導体は、特定のセラミック絶縁体層を貫通するように形成されている。
　セラミック多層基板を多機能化、高密度化および高性能化するためには、上記の配線導体を高密度に配置することが有効である。ところで、セラミック多層基板を得るためには焼成工程を経なければならないが、このような焼成工程においては、セラミック材料の焼結による収縮が生じる。この焼結収縮は、セラミック多層基板全体において均一に生じにくく、そのため、配線導体において不所望な変形や歪みがもたらされることがある。このような配線導体において生じる変形や歪みは、上記の配線導体の高密度化を阻害することになる。
　そこで、セラミック多層基板を製造するにあたって、焼成工程においてセラミック多層基板の主面方向での収縮を実質的に生じさせないようにすることができる、いわゆる無収縮プロセスを適用することが提案されている。
　無収縮プロセスによるセラミック多層基板の製造方法においては、例えば１０００℃以下の温度で焼結可能な低温焼結セラミック材料が用意されるとともに、上記の低温焼結セラミック材料の焼結温度では焼結しない、収縮抑制用として機能する無機材料粉末が用意される。
　そして、低温焼結セラミック材料を含む複数の基体用セラミック層のグリーンシートと、収縮抑制用の無機材料粉末を含む拘束層のグリーンシートとを積層し、また基体用セラミック層に関連して配線導体を設けることにより、焼成後にセラミック多層基板となる焼成前の積層体が作製される。ここで、基体用セラミック層とは、絶縁体セラミック層の電気的特性の発現に寄与するセラミック層である。
　上記のようにして得られた焼成前の積層体を焼成する。焼成前の積層体は上記の構造を有しているため、基体用セラミック層は、焼成工程において厚み方向にのみ実質的に収縮し、主面方向での収縮が抑制される。その結果、上記の構造を有する焼成前の積層体を焼成して得られた多層セラミック基板においては、不均一な変形が生じにくくなる。そのため、配線導体における不所望な変形や歪みが生じにくくなり、配線導体の高密度化が可能となる。特開２００２－３６８４２１号公報（特許文献１）には、そのようなセラミック多層基板の一例が提案されている。
　図１５は、特許文献１に記載されているセラミック多層基板２００の断面図である。セラミック多層基板２００は、基体用セラミック層２０１と、基体用セラミック層２０１の特定のものの主面に接するようにそれぞれ配置された拘束層２０２と、内部パターン導体２０４と、外部パターン導体２０５と、ビア導体２０７とを備えている。ビア導体２０７は、特定の基体用セラミック層２０１を貫通し、特定の内部パターン導体２０４同士、または特定の内部パターン導体２０４と外部パターン導体２０５とを接続している。
　ここで、基体用セラミック層２０１は、前述のように例えば１０００℃以下の温度で焼結可能な低温焼結セラミック材料からなり、拘束層２０２は、上記の低温焼結セラミック材料の焼結温度では焼結しないセラミック材料からなる。
　セラミック多層基板２００では、基体用セラミック層２０１が焼結する際に、拘束層２０２により主面方向における収縮が抑制される。その結果、セラミック多層基板２００において不均一な変形や歪みが生じにくくなる。このことにより、配線導体において不所望な変形や歪みが生じにくくなり、配線導体の高密度化を可能にすることができるとされている。
特開２００２－３６８４２１号公報
　ところで、セラミック多層基板をさらに多機能化、高密度化および高性能化するためには、前述の配線導体をさらに高密度に配置する必要がある。１つの方策として、積層方向の配線導体の高密度化を図るため、セラミック絶縁体層をさらに薄層化し、内部パターン導体同士、内部パターン導体と外部パターン導体、または内部パターン導体と外部電極との間隔を小さくすることが考えられる。
　しかしながら、上記の方策は、焼成時に配線導体からセラミック絶縁体層へ導体成分が拡散するか、あるいは湿中環境で導体成分がイオンマイグレーション（エレクトロケミカルマイグレーション）により移動した場合、積層方向の配線導体間の絶縁抵抗の低下に繋がる虞がある。
　そこで、この発明の目的は、セラミック絶縁体層を薄層化したとしても、積層方向の配線導体間の絶縁抵抗が高いセラミック多層基板を提供することである。
　この発明に係るセラミック多層基板では、セラミック絶縁体層の薄層化による積層方向の配線導体間の絶縁抵抗の低下を抑制するため、セラミック絶縁体層の構造の改良が図られる。
　この発明に係るセラミック多層基板は、第１の層、第２の層および第３の層を含み、第１の層が第２の層および第３の層の間に挟まれてなるセラミック絶縁体層と、配線導体とを備えている。
　配線導体は、セラミック多層基板の内部に形成される内部パターン導体と、セラミック多層基板の外表面に形成される外部導体とを含んでいる。セラミック絶縁体層は、内部パターン導体および外部導体の間、ならびに２つの内部パターン導体の間のうちの少なくとも一方に挟まれている。また、グリーンシート状態における第２の層単体および第３の層単体の焼結収縮開始温度は、グリーンシート状態における第１の層単体の焼結収縮終了温度以上である。
　セラミック絶縁体層の厚みは、５．０μｍ以上５５．７μｍ以下である。そして、第２の層の厚みと第３の層の厚みとの合計の、第１の層の厚みに対する比は、０．２５以上１．１１以下である。
　上記のセラミック多層基板では、セラミック絶縁体層は、第１の層が第２の層および第３の層の間に挟まれた構造となっている。グリーンシート状態における第２の層単体および第３の層単体の焼結収縮開始温度は、グリーンシート状態における第１の層単体の焼結収縮終了温度以上であるため、第２の層および第３の層は、第１の層の焼結時において、第１の層の主面方向への収縮を抑制する拘束層として機能する。
　さらに、第２の層および第３の層は、それぞれ基体用セラミック層である第１の層と内部パターン導体との間、および第１の層と外部導体との間の少なくとも一方に、上記の関係を満たしながら介在している。しかも、第２の層および第３の層は、上記のように第１の層の焼結時には焼結しておらず、ポーラスな状態と考えられる。そのため、第１ないし第３の層の厚みが上記の関係を満たす場合、焼結時に第１の層内に発生すると考えられるガラス成分は、第２の層および第３の層のポーラスな部分を充填することに消費され、配線導体との接触が抑制される。すなわち、第２の層および第３の層は、配線導体からの第１の層への導体成分の拡散を抑制する拡散抑制層としても機能する。
　したがって、セラミック絶縁体層を上記の構造とすることにより、セラミック絶縁体層を薄層化したとしても、積層方向の配線導体間の絶縁抵抗の高いセラミック多層基板を得ることができる。
　この発明に係るセラミック多層基板は、以下の特徴を備えることが好ましい。すなわち、第１の層は、Ｂａ、ＳｉおよびＡｌを含んで構成されるセルシアン型化合物を含むセラミック層であり、第２の層および第３の層は、Ａｌ2Ｏ3またはＺｒＯ2とホウケイ酸ガラスとの混合体であるセラミック層である。
　上記のセラミック多層基板では、第１ないし第３の層が、上記のセラミック材料を含んでいる。したがって、配線導体をＡｇやＣｕなどの低融点金属、およびそれらの合金としても、第１ないし第３の層と配線導体とを同時焼成することができる。
　この発明に係るセラミック多層基板は、以下の特徴を備えることも好ましい。すなわち、外部導体として、外部パターン導体と外部電極とを含み、上記の第１の層が第２の層および第３の層の間に挟まれてなるセラミック絶縁体層は、外部パターン導体および内部パターン導体の間、ならびに内部パターン導体および外部電極の間の少なくとも一方に挟まれている。
　上記のセラミック多層基板では、第１の層が第２の層および第３の層の間に挟まれてなるセラミック絶縁体層が、周囲雰囲気中の湿度の影響を受けやすいセラミック多層基板の表面近傍に配置されている。そのため、周囲雰囲気中の湿度および印加電圧により外部パターン導体または外部導体の導体成分がイオン化したとしても、いわゆるイオンマイグレーション（エレクトロケミカルマイグレーション）により第１の層中にまで移動することがない。
　したがって、セラミック絶縁体層を上記の配置とすることにより、セラミック絶縁体層を薄層化したとしても、湿中環境であっても積層方向の配線導体間の絶縁抵抗の高いセラミック多層基板を得ることができる。
　この発明に係るセラミック多層基板では、セラミック絶縁体層を薄層化したとしても、積層方向の配線導体間の絶縁抵抗の高いセラミック多層基板を得ることができる。
この発明に係るセラミック多層基板の第１の実施形態であるセラミック多層基板１００の断面図である。 セラミック多層基板１００の製造方法の一例を説明するための図で、第１の工程（グリーンシート作製工程）から第３の工程（グリーンシート積層工程）までを模式的に示す図である。 セラミック多層基板１００の製造方法の一例を説明するための図で、第４の工程（圧着工程）から第６の工程（焼成工程）までを模式的に示す図である。 この発明に係るセラミック多層基板の第２の実施形態であるセラミック多層基板１００Ａの断面図である。 セラミック多層基板１００Ａの製造方法の一例を説明するための図で、第１の工程（グリーンシート作製工程）から第３の工程（グリーンシート積層工程）までを模式的に示す図である。 セラミック多層基板１００Ａの製造方法の一例を説明するための図で、第４の工程（圧着工程）から第６の工程（焼成工程）までを模式的に示す図である。 この発明に係るセラミック多層基板の第３の実施形態であるセラミック多層基板１００Ｂの断面図である。 セラミック多層基板１００Ｂの製造方法の一例を説明するための図で、第１の工程（グリーンシート作製工程）から第３の工程（グリーンシート積層工程）までを模式的に示す図である。 セラミック多層基板１００Ｂの製造方法の一例を説明するための図で、第４の工程（圧着工程）から第６の工程（焼成工程）までを模式的に示す図である。 この発明に係るセラミック多層基板の第４の実施形態であるセラミック多層基板１００Ｃの断面図である。 セラミック多層基板１００Ｃの製造方法の一例を説明するための図で、第１の工程（グリーンシート作製工程）から第３の工程（グリーンシート積層工程）までを模式的に示す図である。 セラミック多層基板１００Ｃの製造方法の一例を説明するための図で、第４の工程（圧着工程）から第６の工程（焼成工程）までを模式的に示す図である。 セラミック多層基板１００における第１の層１の厚みｄ１を測定する方法を模式的に示す図である。 セラミック多層基板１００における内部パターン導体４と外部パターン導体５との間の絶縁抵抗を測定する方法を模式的に示す図である。 背景技術のセラミック多層基板２００の断面図である。
　以下にこの発明の実施形態を示して、この発明の特徴とするところをさらに詳しく説明する。
　－セラミック多層基板の第１の実施形態－
　この発明に係るセラミック多層基板の第１の実施形態であるセラミック多層基板１００について、図１ないし図３を用いて説明する。この発明に係るセラミック多層基板は、例えばＰＡモジュール、ＲＦダイオードスイッチ、フィルタ、チップアンテナ、各種パッケージ部品および複合デバイスなどの基板に適用されるが、これらに限られるものではない。
　≪セラミック多層基板の構造≫
　図１は、セラミック多層基板１００の断面図である。セラミック多層基板１００は、第１の層１、第２の層２および第３の層３を含み、第１の層１が第２の層２および第３の層３の間に挟まれてなるセラミック絶縁体層ＣＬと、内部パターン導体４と、外部導体とを備えている。ここで、外部導体は、外部パターン導体５と、外部電極６Ａ、６Ｂとを含んでいる。ビア導体７Ａは、外部パターン導体５と外部電極６Ａとを接続し、ビア導体７Ｂは、内部パターン導体４と外部電極６Ｂとを接続している。なお、図上で点線により示されている部分は、仮想的な接合界面を示すものであり、実際に何らかの界面が存在していることを表すものではない（以後同様）。
　セラミック絶縁体層ＣＬは、内部パターン導体４と外部パターン導体５との間に挟まれている。また、グリーンシート状態における第２の層２単体および第３の層３単体の焼結収縮開始温度は、グリーンシート状態における第１の層１単体の焼結収縮終了温度以上である。すなわち、第２の層２および第３の層３は、基体用セラミック層である第１の層１の焼結収縮を抑制する拘束層となっている。なお、この実施形態では、セラミック多層基板１００のセラミック絶縁体層ＣＬ以外のセラミック材料層は、第１の層１および第２の層２となっている。
　ここで、セラミック絶縁体層ＣＬの厚みは、５．０μｍ以上５５．７μｍ以下である。そして、第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比は、０．２５以上１．１１以下である。
　上記のように、第１の層１、第２の層２および第３の層３が上記の関係を満たす場合、第２の層および第３の層は、配線導体からの第１の層への導体成分の拡散を抑制する拡散抑制層としても機能する。したがって、後述の実験例で示すように、セラミック絶縁体層ＣＬを上記の構造とすることにより、セラミック絶縁体層ＣＬを５.０μｍまで薄層化したとしても、積層方向の配線導体間（この実施形態においては、内部パターン導体４と外部パターン導体５との間）の絶縁抵抗の高いセラミック多層基板１００を得ることができる。
　≪セラミック多層基板の製造方法≫
　この発明の第１の実施形態に係るセラミック多層基板１００の製造方法の一例について、図２および図３を用いて説明する。図２および図３は、セラミック多層基板１００の製造方法の一例において順次行なわれる第１ないし第６の工程を模式的に示す図である。なお、図２および図３は、セラミック多層基板１００の右側半分（ビア導体７Ｂ近傍）に相当する箇所を図示したものであり、左側半分（ビア導体７Ａ近傍）に相当する箇所については図示を省略している。
　＜第１の工程＞
　図２（Ａ）は、セラミック多層基板１００の製造方法の第１の工程（グリーンシート作製工程）を模式的に示す図である。以後、グリーンシート状態または未焼結状態のことを「生の」と表現することがある。第１工程により、生の第１の層Ｌ１が生の第２の層Ｌ２と生の第３の層Ｌ３との間に挟まれた第１の複合グリーンシート（ｓｈｅｅｔ１）と、図上で生の第２の層Ｌ２の上面に生の第１の層Ｌ１を配置した第２の複合グリーンシート（Ｓｈｅｅｔ２）とが作製される。
　Ｓｈｅｅｔ１は、生の第１の層Ｌ１、生の第２の層Ｌ２および生の第３の層Ｌ３を形成するためのスラリーをそれぞれ作製し、最初に生の第２の層Ｌ２、次に生の第１の層Ｌ１、最後に生の第３の層Ｌ３の順番で基材フィルムに塗工することにより作製することができる。
　生の第１の層Ｌ１を形成するためのスラリーとしては、例えば焼成後にＢａ、ＳｉおよびＡｌを含んで構成されるセルシアン型化合物が形成されるように、ＢａＣＯ3、ＳｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、およびＭｎＣＯ3などの原料粉末を調合した調合粉末を、公知の方法によりスラリー化したものを作製する。生の第２の層Ｌ２および生の第３の層Ｌ３を形成するためのスラリーとしては、Ａｌ2Ｏ3およびホウケイ酸ガラスの原料粉末を所定の重量比で混合した調合粉末を、同様にスラリー化したものを作製する。なお、生の第２の層Ｌ２および生の第３の層Ｌ３を形成するためのスラリーの種類が異なっていてもよい。
　Ｓｈｅｅｔ２は、生の第１の層Ｌ１および生の第２の層Ｌ２を形成するためのスラリーをそれぞれ作製し、最初に生の第２の層Ｌ２、次に生の第１の層Ｌ１の順番で基材フィルムに塗工することにより作製することができる。
　＜第２の工程＞
　図２（Ｂ）は、セラミック多層基板１００の製造方法の第２の工程（配線導体形成工程）を模式的に示す図である。第１の工程で作製したＳｈｅｅｔ１について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）を形成したものがＡタイプの配線導体形成シート（ｔｙｐｅＡ）である。また、同じくＳｈｅｅｔ２について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、ビア導体７Ｂを構成することになる生のビア導体Ｌ７とを形成したものがＢタイプの配線導体形成シート（ｔｙｐｅＢ）である。
　さらに、Ｓｈｅｅｔ２について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、ビア導体７Ｂを構成することになる生のビア導体Ｌ７と、それに接続されるように生の内部パターン導体Ｌ４を形成したものがＣタイプの配線導体形成シート（ｔｙｐｅＣ）である。それぞれの生の配線導体は、例えばＣｕを導体成分として含む導体ペーストを塗布することにより形成することができる。
　なお、図２（Ｂ）では、生の内部パターン導体Ｌ４を図上でＳｈｅｅｔ２の上面に形成してＣタイプの配線導体形成シートとしたが、下記のグリーンシート積層工程を説明する図２（Ｃ）から分かるように、生の内部パターン導体Ｌ４は、Ｓｈｅｅｔ１とＳｈｅｅｔ２との間に形成されていればよい。すなわち、生の内部パターン導体Ｌ４をＳｈｅｅｔ１の下面に形成して別のタイプの配線導体形成シートを作製するようにしてもよい。
　＜第３の工程＞
　図２（Ｃ）は、セラミック多層基板１００の製造方法の第３の工程（グリーンシート積層工程）を模式的に示す図である。第２の工程で作製したｔｙｐｅＡ，ｔｙｐｅＢおよびｔｙｐｅＣのそれぞれの配線導体形成シートを、図２（Ｃ）に示す順番で積層する。
　＜第４の工程＞
　図３（Ａ）は、セラミック多層基板１００の製造方法の第４の工程（圧着工程）を模式的に示す図である。第３の工程で積層したそれぞれの配線導体形成シートを、所定の条件で熱圧着し、圧着体１００Ｐを作製する。これにより、それぞれの配線導体形成シートに形成されている生のビア導体Ｌ７が接続される。なお、圧着体１００Ｐは、生のセラミック多層基板の集合体となるようにし、下記の第５の工程（外部パターン導体および圧着工程）が終了した後に、個片に切断するようにすることが好ましい。
　＜第５の工程＞
　図３（Ｂ）は、セラミック多層基板１００の製造方法の第５の工程（未焼結外部導体形成工程）を模式的に示す図である。第４の工程で作製した圧着体１００Ｐの、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）に接続されるように、生の外部パターン導体Ｌ５および生の外部電極Ｌ６（不図示）を、それぞれ図上で圧着体１００Ｐの上面および下面に形成する。また、ビア導体７Ｂを構成することになる生のビア導体Ｌ７に接続されるように、生の外部電極Ｌ６を図上で圧着体１００Ｐの下面に形成する。
　上記の工程は、圧着体１００Ｐと外部導体とを同時焼成するために行なう工程である。なお、圧着体１００Ｐと外部導体とを同時焼成せず、圧着体１００Ｐを焼成した後に、外部導体を形成するようにしてもよい。
　＜第６の工程＞
　図３（Ｃ）は、セラミック多層基板１００の製造方法の第６の工程（焼成工程）を模式的に示す図である。第５の工程で作製した生の外部導体を形成した圧着体１００Ｐを所定の条件で焼成し、この発明に係るセラミック多層基板１００とする。なお、焼成工程後に、外部パターン導体５および外部電極６Ａ（不図示）、６Ｂのそれぞれの表面に、Ｎｉめっき膜およびＡｕめっき膜を形成するようにしてもよい。
　以上で説明したそれぞれの工程を実施することにより、この発明に係るセラミック多層基板１００を効率的に作製することができる。
　－セラミック多層基板の第２の実施形態－
　この発明に係るセラミック多層基板の第２の実施形態であるセラミック多層基板１００Ａについて、図４ないし図６を用いて説明する。
　≪セラミック多層基板の構造≫
　図４は、セラミック多層基板１００Ａの断面図である。セラミック多層基板１００Ａは、セラミック絶縁体層ＣＬの位置およびビア導体７Ｂの位置がセラミック多層基板１００と異なる。それ以外はセラミック多層基板１００と共通であるため、共通する箇所の説明については省略する。
　セラミック多層基板１００Ａは、セラミック絶縁体層ＣＬが内部パターン導体４と、外部導体である外部電極６Ｂとの間に挟まれている。それに伴い、ビア導体７Ｂは、内部パターン導体４と外部パターン導体５とを接続している。なお、この実施形態では、セラミック多層基板１００のセラミック絶縁体層ＣＬ以外のセラミック材料層は、第１の層１および第３の層３となっている。
　セラミック多層基板１００Ａも、セラミック多層基板１００と同様に、セラミック絶縁体層ＣＬを上記の構造とし、セラミック絶縁体層ＣＬの厚み、および第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比の関係をこの発明で規定されたものとすることにより、セラミック絶縁体層ＣＬを５.０μｍまで薄層化したとしても、積層方向の配線導体間（この実施形態においては、内部パターン導体４と外部電極６Ｂとの間）の絶縁抵抗を高くすることができる。
　≪セラミック多層基板の製造方法≫
　この発明の第２の実施形態に係るセラミック多層基板１００Ａの製造方法の一例について、図５および図６を用いて説明する。図５および図６は、セラミック多層基板１００Ａの製造方法の一例において順次行なわれる第１ないし第６の工程を模式的に示す図である。なお、図５および図６は、図２および図３と同様に、セラミック多層基板１００Ａの左側半分（ビア導体７Ａ近傍）に相当する箇所については図示を省略している。
　以下で説明するセラミック多層基板１００Ａの製造方法は、第１の工程（グリーンシート作製工程）、第２の工程（配線導体形成工程）、第３の工程（グリーンシート積層工程）および第５の工程（未焼結外部導体形成工程）が前述のセラミック多層基板１００の製造方法と異なる。それ以外はセラミック多層基板１００の製造方法と共通であるため、共通する箇所の説明については省略または簡略化する。
　＜第１の工程＞
　図５（Ａ）は、セラミック多層基板１００Ａの製造方法の第１の工程（グリーンシート作製工程）を模式的に示す図である。第１工程により、第１の実施形態で説明したｓｈｅｅｔ１と、図上で生の第１の層Ｌ１の上面に生の第３の層Ｌ３を配置した第３の複合グリーンシート（Ｓｈｅｅｔ３）とが作製される。
　Ｓｈｅｅｔ３は、生の第１の層Ｌ１および生の第３の層Ｌ３を形成するためのスラリーをそれぞれ作製し、最初に生の第１の層Ｌ１、次に生の第３の層Ｌ３の順番で基材フィルムに塗工することにより作製することができる。なお、生の第１の層Ｌ１および生の第３の層Ｌ３を形成するためのスラリーは、第１の実施形態で説明したものと同様である。
　＜第２の工程＞
　図５（Ｂ）は、セラミック多層基板１００Ａの製造方法の第２の工程（配線導体形成工程）を模式的に示す図である。第１の工程で作製したＳｈｅｅｔ１について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、生の内部パターン導体Ｌ４を形成したものがＤタイプの配線導体形成シート（ｔｙｐｅＤ）である。
　また、Ｓｈｅｅｔ３について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、ビア導体７Ｂを構成することになる生のビア導体Ｌ７とを形成したものがＥタイプの配線導体形成シート（ｔｙｐｅＥ）である。それぞれの生の配線導体は、第１の実施形態で説明したものと同様に、例えばＣｕを導体成分として含む導体ペーストを塗布することにより形成することができる。
　なお、図５（Ｂ）では、生の内部パターン導体Ｌ４を図上でＳｈｅｅｔ１の上面に形成してＤタイプの配線導体形成シートとしたが、下記のグリーンシート積層工程を説明する図５（Ｃ）から分かるように、生の内部パターン導体Ｌ４は、Ｓｈｅｅｔ３とＳｈｅｅｔ１との間に形成されていればよい。すなわち、生の内部パターン導体Ｌ４をＳｈｅｅｔ３の下面に形成して別のタイプの配線導体形成シートを作製するようにしてもよい。
　＜第３の工程＞
　図５（Ｃ）は、セラミック多層基板１００Ａの製造方法の第３の工程（グリーンシート積層工程）を模式的に示す図である。第２の工程で作製したｔｙｐｅＤおよびｔｙｐｅＥのそれぞれの配線導体形成シートを、図５（Ｃ）に示す順番で積層する。
　＜第４の工程＞
　第４の工程（圧着工程、図６（Ａ）参照）は、第１の実施形態における第４の工程と同様である。これにより、圧着体１００ＡＰが作製され、その際、それぞれの配線導体形成シートに形成されている生のビア導体Ｌ７が接続され、また生の内部パターン導体Ｌ４と生のビア導体Ｌ７とが接続される。
　＜第５の工程＞
　図６（Ｂ）は、セラミック多層基板１００Ａの製造方法の第５の工程（未焼結外部導体形成工程）を模式的に示す図である。第４の工程で作製した圧着体１００ＡＰの、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）に接続されるように、生の外部パターン導体Ｌ５および生の外部電極Ｌ６（不図示）を、それぞれ図上で圧着体１００ＡＰの上面および下面に形成する。また、生の内部パターン導体Ｌ４とＳｈｅｅｔ１を挟んで対向する位置に、生の外部電極Ｌ６を図上で圧着体１００ＡＰの下面に形成する。
　上記の工程は、圧着体１００ＡＰと外部導体とを同時焼成するために行なう工程である。なお、第１の実施形態と同様に、圧着体１００ＡＰと外部導体とを同時焼成せず、圧着体１００ＡＰを焼成した後に、外部導体を形成するようにしてもよい。
　＜第６の工程＞
　第６の工程（圧着工程、図６（Ｃ）参照）は、第１の実施形態における第６の工程と同様である。
　以上で説明したそれぞれの工程を実施することにより、この発明に係るセラミック多層基板１００Ａを効率的に作製することができる。
　－セラミック多層基板の第３の実施形態－
　この発明に係るセラミック多層基板の第３の実施形態であるセラミック多層基板１００Ａについて、図７ないし図９を用いて説明する。
　≪セラミック多層基板の構造≫
　図７は、セラミック多層基板１００Ｂの断面図である。セラミック多層基板１００Ｂは、セラミック絶縁体層ＣＬの位置およびビア導体７Ｂ、７Ｃの位置がセラミック多層基板１００と異なる。それ以外はセラミック多層基板１００と共通であるため、共通する箇所の説明については省略する。
　セラミック多層基板１００Ｂは、セラミック絶縁体層ＣＬが２つの内部パターン導体４Ａ、４Ｂの間に挟まれている。それに伴い、ビア導体７Ｂは、内部パターン導体４Ａと外部パターン導体５とを接続し、ビア導体７Ｃは内部パターン導体４Ｂと外部電極６Ｂとを接続している。なお、この実施形態では、セラミック多層基板１００のセラミック絶縁体層ＣＬ以外のセラミック材料層は、第１の層１、第２の層２および第３の層３となっている。
　セラミック多層基板１００Ｂも、セラミック多層基板１００、１００Ａと同様に、セラミック絶縁体層ＣＬを上記の構造とし、セラミック絶縁体層ＣＬの厚み、および第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比の関係をこの発明で規定されたものとすることにより、セラミック絶縁体層ＣＬを５.０μｍまで薄層化したとしても、積層方向の配線導体間（この実施形態においては、２つの内部パターン導体４Ａ、４Ｂの間）の絶縁抵抗を高くすることができる。
　≪セラミック多層基板の製造方法≫
　この発明の第３の実施形態に係るセラミック多層基板１００Ｂの製造方法の一例について、図８および図９を用いて説明する。図８および図９は、セラミック多層基板１００Ｂの製造方法の一例において順次行なわれる第１ないし第６の工程を模式的に示す図である。なお、図８および図９は、図２および図３と同様に、セラミック多層基板１００Ｂの左側半分（ビア導体７Ａ近傍）に相当する箇所については図示を省略している。
　以下で説明するセラミック多層基板１００Ｂの製造方法は、セラミック多層基板１００Ａの製造方法と同様に、第１の工程（グリーンシート作製工程）、第２の工程（配線導体形成工程）、第３の工程（グリーンシート積層工程）および第５の工程（未焼結外部導体形成工程）が前述のセラミック多層基板１００の製造方法と異なる。それ以外はセラミック多層基板１００の製造方法と共通であるため、共通する箇所の説明については省略または簡略化する。
　＜第１の工程＞
　図８（Ａ）は、セラミック多層基板１００Ｂの製造方法の第１の工程（グリーンシート作製工程）を模式的に示す図である。第１工程により、それぞれ第１および第２の実施形態で説明したｓｈｅｅｔ１、Ｓｈｅｅｔ２、およびＳｈｅｅｔ３の複合グリーンシートが作製される。Ｓｈｅｅｔ１、ｓｈｅｅｔ２およびｓｈｅｅｔ３の作製方法は、第１の実施形態および第２の実施形態で説明したものと同様である。
　＜第２の工程＞
　図８（Ｂ）は、セラミック多層基板１００Ｂの製造方法の第２の工程（配線導体形成工程）を模式的に示す図である。第２工程により、それぞれ第１および第２の実施形態で説明したｔｙｐｅＢ、ｔｙｐｅＣ、ｔｙｐｅＤおよびｔｙｐｅＥの配線導体形成シートが作製される。ｔｙｐｅＢ、ｔｙｐｅＣ、ｔｙｐｅＤおよびｔｙｐｅＥの配線導体形成シートの作製方法は、第１の実施形態および第２の実施形態で説明したものと同様である。なお、第１の実施形態および第２の実施形態で説明したように、生の内部パターン導体Ｌ４を形成する複合グリーンシートは、図８（Ｂ）に図示したものに限られない。
　＜第３の工程＞
　図８（Ｃ）は、セラミック多層基板１００Ｂの製造方法の第３の工程（グリーンシート積層工程）を模式的に示す図である。第２の工程で作製したｔｙｐｅＢ、ｔｙｐｅＣ、ｔｙｐｅＤおよびｔｙｐｅＥのそれぞれの配線導体形成シートを、図８（Ｃ）に示す順番で積層する。
　＜第４の工程＞
　第４の工程（圧着工程、図９（Ａ）参照）は、第１の実施形態における第４の工程と同様である。これにより、圧着体１００ＢＰが作製され、その際、それぞれの配線導体形成シートに形成されている生のビア導体Ｌ７が接続され、また生の内部パターン導体Ｌ４と生のビア導体Ｌ７とが接続される。
　＜第５の工程＞
　図９（Ｂ）は、セラミック多層基板１００Ｂの製造方法の第５の工程（未焼結外部導体形成工程）を模式的に示す図である。第４の工程で作製した圧着体１００ＢＰの、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）およびビア導体７Ｂを構成することになる生のビア導体Ｌ７に接続されるように、生の外部パターン導体Ｌ５を図上で圧着体１００ＢＰの上面に形成する。
　また、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）に接続されるように、生の外部電極Ｌ６（不図示）を、図上で圧着体１００Ｐの下面に形成する。さらに、ビア導体７Ｃを構成することになる生のビア導体Ｌ７に接続されるように、生の外部電極Ｌ６を、図上で圧着体１００Ｐの下面に形成する。
　上記の工程は、圧着体１００ＢＰと外部導体とを同時焼成するために行なう工程である。なお、第１および第２の実施形態と同様に、圧着体１００ＢＰと外部導体とを同時焼成せず、圧着体１００ＢＰを焼成した後に、外部導体を形成するようにしてもよい。
　＜第６の工程＞
　第６の工程（圧着工程、図９（Ｃ）参照）は、第１の実施形態における第６の工程と同様である。
　以上で説明したそれぞれの工程を実施することにより、この発明に係るセラミック多層基板１００Ｂを効率的に作製することができる。
　－セラミック多層基板の第４の実施形態－
　この発明に係るセラミック多層基板の第４の実施形態であるセラミック多層基板１００Ｃについて、図１０ないし図１２を用いて説明する。
　≪セラミック多層基板の構造≫
　図１０は、セラミック多層基板１００Ｃの断面図である。セラミック多層基板１００Ｃは、セラミック絶縁体層ＣＬの位置およびビア導体７Ｂ、７Ｃの位置がセラミック多層基板１００と異なる。それ以外はセラミック多層基板１００と共通であるため、共通する箇所の説明については省略する。
　セラミック多層基板１００Ｃは、３つのセラミック絶縁体層ＣＬが、それぞれ内部パターン導体４Ａと外部導体である外部パターン導体５との間、２つの内部パターン導体４Ｂ、４Ｃの間、および内部パターン導体４Ｄと外部導体である外部電極６Ｂとの間に挟まれている。それに伴い、ビア導体７Ｂは、内部パターン導体４Ａと内部パターン導体４Ｂとを接続し、ビア導体７Ｃは内部パターン導体４Ｃと内部パターン導体４Ｄとを接続している。なお、この実施形態では、セラミック多層基板１００のセラミック絶縁体層ＣＬ以外のセラミック材料層は、第１の層１、第２の層２および第３の層３となっている。
　セラミック多層基板１００Ｃも、セラミック多層基板１００、１００Ａ、１００Ｂと同様に、セラミック絶縁体層ＣＬを上記の構造とし、セラミック絶縁体層ＣＬの厚み、および第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比の関係をこの発明で規定されたものとすることにより、セラミック絶縁体層ＣＬを５.０μｍまで薄層化したとしても、積層方向の配線導体間（この実施例においては、内部パターン導体４と外部パターン導体５との間、２つの内部パターン導体４Ａ、４Ｂの間、および内部パターン導体４と外部電極６Ｂとの間）の絶縁抵抗を高くすることができる。
　≪セラミック多層基板の製造方法≫
　この発明の第４の実施形態に係るセラミック多層基板１００Ｃの製造方法の一例について、図１１および図１２を用いて説明する。図１１および図１２は、セラミック多層基板１００Ｃの製造方法の一例において順次行なわれる第１ないし第６の工程を模式的に示す図である。なお、図１１および図１２は、図２および図３と同様に、セラミック多層基板１００Ｃの左側半分（ビア導体７Ａ近傍）に相当する箇所については図示を省略している。
　以下で説明するセラミック多層基板１００Ｃの製造方法は、セラミック多層基板１００Ａ、１００Ｂの製造方法と同様に、第１の工程（グリーンシート作製工程）、第２の工程（配線導体形成工程）、第３の工程（グリーンシート積層工程）および第５の工程（未焼結外部導体形成工程）が前述のセラミック多層基板１００の製造方法と異なる。それ以外はセラミック多層基板１００の製造方法と共通であるため、共通する箇所の説明については省略または簡略化する。
　＜第１の工程＞
　図１１（Ａ）は、セラミック多層基板１００Ｂの製造方法の第１の工程（グリーンシート作製工程）を模式的に示す図である。第１工程により、第１の実施形態で説明したｓｈｅｅｔ１およびＳｈｅｅｔ２の複合グリーンシートと、これまでに説明した生の第２の層Ｌ２の厚みの半分の厚みを有する生の第２の層Ｌ２ｈの上面（図上）に、生の第１の層Ｌ１を配置した第４の複合グリーンシート（Ｓｈｅｅｔ４）と、生の第１の層Ｌ１の上面（図上）にこれまでに説明した生の第３の層Ｌ３の厚みの半分の厚みを有する生の第３の層Ｌ３ｈを配置した第５の複合グリーンシート（Ｓｈｅｅｔ５）とが作製される。
　Ｓｈｅｅｔ４は、生の第１の層Ｌ１および生の第２の層Ｌ２ｈを形成するためのスラリーをそれぞれ作製し、最初にこれまでに説明したものの半分の厚さの生の第２の層Ｌ２ｈ、次に生の第１の層Ｌ１の順番で、基材フィルムに塗工することにより作製することができる。なお、生の第２の層Ｌ２ｈを形成するためのスラリーは、第１の実施形態で説明した第２の層Ｌ２を形成するためのものと同じものを用いる。
　Ｓｈｅｅｔ５は、生の第１の層Ｌ１および生の第３の層Ｌ３ｈを形成するためのスラリーをそれぞれ作製し、最初に生の第１の層Ｌ１、次にこれまでに説明したものの半分の厚さの生の第２の層Ｌ３ｈの順番で、基材フィルムに塗工することにより作製することができる。なお、生の第３の層Ｌ３ｈを形成するためのスラリーは、第２の実施形態で説明した第３の層Ｌ３を形成するためのものと同じものを用いる。
　なお、この実施形態においては、セラミック多層基板１００Ｃ中の拘束層（第１の実施形態の説明参照）の厚みを揃えるために、生の第２の層Ｌ２ｈを備えたＳｈｅｅｔ４および生の第３の層Ｌ３ｈを備えたＳｈｅｅｔ５を作製し、後述の圧着工程で熱圧着した際に、生の第２の層Ｌ２ｈと生の第３の層Ｌ３ｈとを圧着したものの厚みが、これまでに説明した生の第２の層Ｌ２または生の第３の層Ｌ３と同じ厚みになるようにした。この場合、特に薄いセラミック材料層を積層してなるセラミック多層基板において、内部歪みを極めて小さくできるという利点がある。
　一方、例えばセラミック材料層が厚く、拘束層の厚みがばらついていたとしても問題のない場合もある。この場合は、Ｓｈｅｅｔ４およびＳｈｅｅｔ５の複合グリーンシートを作製することなく、Ｓｈｅｅｔ４の代わりにＳｈｅｅｔ２、またＳｈｅｅｔ５の代わりにＳｈｅｅｔ３を用いるようにしてもよい。
　＜第２の工程＞
　図１１（Ｂ）は、セラミック多層基板１００Ｃの製造方法の第２の工程（配線導体形成工程）を模式的に示す図である。第２の工程により、それぞれ第１および第２の実施形態で説明したｔｙｐｅＡ、ｔｙｐｅＣ、およびｔｙｐｅＤの配線導体形成シートが作製される。
　加えて第２の工程では、Ｓｈｅｅｔ４について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、ビア導体７Ｂを構成することになる生のビア導体Ｌ７とを形成したＦタイプの配線導体形成シート（ｔｙｐｅＦ）を作製する。また、同じくＳｈｅｅｔ４について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、ビア導体７Ｂを構成することになる生のビア導体Ｌ７と、それに接続されるように生の内部パターン導体Ｌ４を形成したＧタイプの配線導体形成シート（ｔｙｐｅＧ）を作製する。
　さらに、Ｓｈｅｅｔ５について、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）と、ビア導体７Ｂを構成することになる生のビア導体Ｌ７とを形成したＨタイプの配線導体形成シート（ｔｙｐｅＨ）を作製する。
　なお、前述したように、Ｓｈｅｅｔ４およびＳｈｅｅｔ５の複合グリーンシートを作製することなく、Ｓｈｅｅｔ４の代わりにＳｈｅｅｔ２、またＳｈｅｅｔ５の代わりにＳｈｅｅｔ３を用いるようにした場合、配線導体形成シートとしてｔｙｐｅＢおよびｔｙｐｅＥが作製される。また、第１ないし第３の実施形態で説明したように、生の内部パターン導体Ｌ４を形成する複合グリーンシートは、図１１（Ｂ）に図示したものに限られない。
　図１１（Ｃ）は、セラミック多層基板１００Ｃの製造方法の第３の工程（グリーンシート積層工程）を模式的に示す図である。第２の工程で作製したｔｙｐｅＡ、ｔｙｐｅＣ、ｔｙｐｅＤ、ｔｙｐｅＦ、ｔｙｐｅＧおよびｔｙｐｅＨのそれぞれの配線導体形成シートを、図１１（Ｃ）に示す順番で積層する。
　＜第４の工程＞
　第４の工程（圧着工程、図１２（Ａ）参照）は、第１の実施形態における第４の工程と同様である。これにより、圧着体１００ＣＰが作製され、その際、それぞれの配線導体形成シートに形成されている生のビア導体Ｌ７が接続され、また生の内部パターン導体Ｌ４と生のビア導体Ｌ７とが接続される。
　＜第５の工程＞
　図１２（Ｂ）は、セラミック多層基板１００Ｃの製造方法の第５の工程（未焼結外部導体形成工程）を模式的に示す図である。第４の工程で作製した圧着体１００ＣＰの、ビア導体７Ａを構成することになる生のビア導体Ｌ７（不図示）に接続されるように、生の外部パターン導体Ｌ５および生の外部電極Ｌ６（不図示）を、それぞれ図上で圧着体１００ＣＰの上面および下面に形成する。
　また、生の内部パターン導体Ｌ４と、図上で一番上に配置されているＳｈｅｅｔ１を挟んで対向する位置に、生の外部電極Ｌ６を圧着体１００ＣＰの上面（図上）に形成する。さらに、生の内部パターン導体Ｌ４と、図上で一番下に配置されているＳｈｅｅｔ１を挟んで対向する位置に、生の外部電極Ｌ６を圧着体１００ＣＰの下面（図上）に形成する。
　上記の工程は、圧着体１００ＣＰと外部導体とを同時焼成するために行なう工程である。なお、第１の実施形態と同様に、圧着体１００ＣＰと外部導体とを同時焼成せず、圧着体１００ＣＰを焼成した後に、外部導体を形成するようにしてもよい。
　＜第６の工程＞
　第６の工程（圧着工程、図１２（Ｃ）参照）は、第１の実施形態における第６の工程と同様である。
　以上で説明したそれぞれの工程を実施することにより、この発明に係るセラミック多層基板１００Ｃを効率的に作製することができる。
　－実験例－
　次に、この発明を実験例に基づいてより具体的に説明する。これらの実験例は、この発明に係るセラミック多層基板のセラミック絶縁体層の厚み、および第２の層の厚みと第３の層の厚みとの合計の、第１の層の厚みに対する比の関係を規定する根拠を与えるためのものでもある。実験例では、試料として、図１に示すようなセラミック多層基板を作製した。
　＜実験例１＞
　原料粉末を、焼成後にＢａ、ＳｉおよびＡｌを含んで構成されるセルシアン型化合物が形成されるように、ＢａＣＯ3、ＳｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、およびＭｎＣＯ3などの原料粉末を所定の組成比となるように調合した調合粉末を、公知の方法によりスラリー化し、第１の層を形成するためのスラリーとした。また、Ａｌ2Ｏ3およびホウケイ酸ガラスの原料粉末を所定の重量比で混合した調合粉末を、同様にスラリー化し、第２の層および第３の層を形成するためのスラリーとした。
　上記で作製したスラリーを、前述のＳｈｅｅｔ１およびＳｈｅｅｔ２（図２（Ａ）参照）の複合グリーンシートの構造が得られるように、基材フィルム上に焼成後の厚みが所望の厚みとなるように厚みを調整し、かつ生の第１の層、生の第２の層および生の第３の層が相互に溶け合わないように乾燥に注意しながら、セラミックドクターブレード法により多層塗工して、それぞれのグリーンシートを作製した。その際、焼成後のセラミック絶縁体層の厚みｄ１＋ｄ２＋ｄ３を一定とし、セラミック絶縁体層として、第１の層、第２の層および第３の層を有するものを実施例１、第１の層のみのものを比較例１、および第３の層がないものを比較例２とした。
　表１に、焼成後の第１の層の厚みｄ１、第２の層の厚みｄ２、第３の層の厚みｄ３、およびセラミック絶縁体層の厚みｄ１＋ｄ２＋ｄ３の狙い厚みを示す。グリーンシートの作製にあたっては、予め単体での焼結収縮率を求めておき、それに基づいて算出したグリーンシート厚みとなるようにシート成形を行なった。なお、焼成後のセラミック多層基板において、第１の層の厚みｄ１、第２の層の厚みｄ２、第３の層の厚みｄ３、およびセラミック絶縁体層の厚みｄ１＋ｄ２＋ｄ３が狙い通りとなっていることは、後述のように確認されている。
Figure JPOXMLDOC01-appb-T000001
　上記で作製されたＳｈｅｅｔ１およびＳｈｅｅｔ２の複合グリーンシートにレーザー加工などによりビアホールを形成した。このビアホールにＣｕを導体成分とした導体ペーストをスクリーン印刷により充填し、生のビア導体を形成した。また、Ｓｈｅｅｔ１およびＳｈｅｅｔ２の複合グリーンシートの一方主面に、所定の形状となるようにＣｕを導体成分とした導体ペーストをスクリーン印刷により充填し、生の内部パターン導体を形成した。以上により、ｔｙｐｅＡ、ｔｙｐｅＢおよびｔｙｐｅＣの配線導体形成シート（図２（Ａ）参照）を作製した。
　なお、生の内部パターン導体および生のビア導体の形成は、それぞれ別途に行なうようにしてもよく、同時に行なうようにしてもよい。また、生の内部パターン導体および生のビア導体の形成は、スクリーン印刷以外の公知の方法によって行われてもよい。
　上記で作製されたｔｙｐｅＡ、ｔｙｐｅＢおよびｔｙｐｅＣの配線導体形成シートを図２（Ｃ）に示す順番で積層し、所定の条件で熱圧着して圧着体を作製した。なお、圧着体は、生のセラミック多層基板の集合体となるようにして作製した。
　上記で得られた圧着体の、ビア導体を構成することになる生のビア導体に接続されるように、生の外部パターン導体および生の外部電極を、それぞれ圧着体の上面および下面に形成する。また、ビア導体を構成することになる生のビア導体に接続されるように、生の外部電極を圧着体の下面に形成する。
　上記で得られた生の外部導体を形成した圧着体を所定の条件で焼成し、焼成後の外部電極パターンおよび外部電極の表面にＮｉめっき膜およびＡｕめっき膜をそれぞれ形成して、実施例１、比較例１および比較例２のセラミック多層基板を作製した。
　上記で得られた３種類のセラミック多層基板について、第１の層、第２の層および第３の層の厚みを測定した。厚みの測定方法について、図１３を用いて説明する。
　図１３は、セラミック多層基板１００における第１の層１の厚みｄ１を測定する方法を模式的に示す図である。なお、図１３では第１の層１の厚みｄ１を測定しているが、第２の層２の厚みｄ２および第３の層３のｄ３も同様の方法により測定される。
　まず、焼結後のセラミック多層基板の端面から内部に向かって、外部パターン導体が第３の層３上を被覆していない領域の断面が露出するように、所定の距離だけ研磨した。その断面に直交し、かつ第１の層１ないし第３の層３が露出する断面（観察面）を研磨によって露出させた。そして、観察面をＳＥＭ観察し、任意の箇所を数か所写真撮影した。
　撮影した観察写真について、断面研磨後のセラミック多層基板の端面から、最初の研磨によって得られた断面に直交するように、セラミック多層基板の内部方向に直線ＶＳＬを引いた。次に、直線ＶＳＬから１０μｍごとに、直線ＶＳＬと直交する２０本の直線ＶＬ１ないしＶＬ２０を引き、直線ＶＳＬからパターン主要部ＭＰの上面との交点までの距離Ｘ１ないしＸ２０と、直線ＶＳＬとパターン主要部ＭＰの下面との交点までの距離Ｙ１ないしＹ２０をそれぞれ求めた。そして、距離Ｘ１ないしＸ２０のうちの最大値Ｘｍａｘと、距離Ｙ１ないしＹ２０のうちの最小値Ｙｍｉｎとの差を第１の層１の厚みｄ１とした。
　次に、得られた３種類のセラミック多層基板について、配線導体間（この実験例では内部パターン導体と外部パターン導体との間）の絶縁抵抗を測定した。絶縁抵抗の測定に先立って、最高温度が２６０℃に設定されたリフロー炉を３回通し、さらに槽内温度１２１℃、槽内湿度８５％ＲＨのプレッシャークッカー内に１９２時間放置し、絶縁抵抗の低下を加速させた。絶縁抵抗の測定方法について、図１４を用いて説明する。
　図１４は、セラミック多層基板１００における内部パターン導体４と外部パターン導体５との間の絶縁抵抗を測定する方法を模式的に示す図である。接続抵抗値は、図１４に示す直流四端子法で測定した。すなわち、抵抗測定機ＭＭの直流電流端子ＭＩ１、ＭＩ２に接続されているプローブと、直流電圧端子ＭＶ１、ＭＶ２に接続されているプローブとを、直流四端子法の測定回路が形成されるようにセラミック多層基板の外部電極６Ａと、外部電極６Ｂとに当接させ、内部パターン導体４と外部パターン導体５との間の絶縁抵抗を測定した。
　そして、絶縁抵抗値が１０9Ω以上のものを良品と見なし、以下の表２の中で○によって表した。また、絶縁抵抗値が１０9Ω未満のものを故障品と見なし、表２の中で×によって表した。
Figure JPOXMLDOC01-appb-T000002
　表２に示した測定結果を見ると、セラミック絶縁体層として、第１の層、第２の層および第３の層を有する実施例１では高い絶縁抵抗が得られている。一方、第１の層のみの比較例１、および第３の層がない比較例２では、絶縁抵抗が低下していることが分かる。
　＜実験例２＞
　実験例１で示した製造方法に準じて、下記の表３に示すように第１の層、第２の層および第３の層の厚みを種々変更したセラミック多層基板を作製した。これらについて、実験例１と同様に、第１の層、第２の層および第３の層の厚みを測定し、また内部パターン導体と外部パターン導体との間の絶縁抵抗を測定した。さらに、内部パターン導体と外部パターン導体との間に、両者を繋ぐように入るクラック（以後、縦クラックと称する）の発生の有無について観察した。
Figure JPOXMLDOC01-appb-T000003
　表３に示した測定結果を見ると、セラミック絶縁体層の厚みが５．０μｍ以上５５．７μｍ以下であり、第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比が０．２５以上１．１１以下である場合、高い絶縁抵抗が得られている。一方、セラミック絶縁体層ＣＬの厚み、および第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比の関係が上記の範囲から外れている場合、絶縁抵抗が低下していることが分かる。
　これは、セラミック絶縁体層の厚みが５.０μｍ未満である場合、第１の層ないし第３の層のそれぞれの厚みが薄いため、拡散抑制層でもある第２の層および第３の層で導体成分の拡散が十分抑制されず、基体用セラミック層である第１の層にまで導体成分が拡散することにより、実質的な導体間距離がさらに短くなっているためと考えられる。
　また、第２の層２の厚みと第３の層３の厚みとの合計の、第１の層１の厚みに対する比が０．２５未満である場合、拘束層である第２の層および第３の層による第１の層の焼結収縮の抑制が不十分となり、前述の縦クラックが発生する。さらに、縦クラック部分にめっき液や雰囲気中の水分が入り込むことにより、内部パターン導体と外部パターン導体との間の絶縁抵抗が低下すると考えられる。
　さらに、上記の比が１．１１を超える場合、第２の層および第３の層の焼結不足が顕著となり、残留している空孔（ポア）にめっき液や雰囲気中の水分が入り込むことにより、内部パターン導体と外部パターン導体との間の絶縁抵抗が低下すると考えられる。
　なお、この発明は上記の実施形態に限定されるものではなく、この発明の範囲内において、種々の応用、変形を加えることができる。また、この明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
　なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
１００，１００Ａ，１００Ｂ，１００Ｃ　セラミック多層基板、１　第１の層、２　第２の層、３　第３の層、４　内部パターン導体、５　外部パターン導体、６Ａ，６Ｂ　外部電極、７Ａ，７Ｂ　ビア導体、ＣＬ　セラミック絶縁体層。

Claims (3)

  1. 　セラミック多層基板であって、
    　第１の層、第２の層および第３の層を含み、前記第１の層が前記第２の層および前記第３の層の間に挟まれてなるセラミック絶縁体層と、配線導体とを備え、
    　前記配線導体は、前記セラミック多層基板の内部に形成される内部パターン導体と、前記セラミック多層基板の外表面に形成される外部導体とを含み、
    　前記セラミック絶縁体層は、前記内部パターン導体および前記外部導体の間、ならびに２つの前記内部パターン導体の間のうちの少なくとも一方に挟まれており、
    　グリーンシート状態における前記第２の層単体および前記第３の層単体の焼結収縮開始温度は、グリーンシート状態における前記第１の層単体の焼結収縮終了温度以上であり、
    　前記セラミック絶縁体層の厚みは、５．０μｍ以上５５．７μｍ以下であり、
    　前記第２の層の厚みと前記第３の層の厚みとの合計の、前記第１の層の厚みに対する比は、０．２５以上１．１１以下であることを特徴とする、セラミック多層基板。
  2. 　前記第１の層は、Ｂａ、ＳｉおよびＡｌを含んで構成されるセルシアン型化合物を含むセラミック層であり、前記第２の層および前記第３の層は、Ａｌ2Ｏ3またはＺｒＯ2とホウケイ酸ガラスとの混合体であるセラミック層であることを特徴とする、請求項１に記載のセラミック多層基板。
  3. 　前記外部導体として、外部パターン導体と外部電極とを含み、
    　前記セラミック絶縁体層は、前記外部パターン導体および前記内部パターン導体の間、ならびに前記内部パターン導体および前記外部電極の間の少なくとも一方に挟まれていることを特徴とする、請求項１または２に記載のセラミック多層基板。
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