KR20140030611A - 외부 전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 미립의 구리로 구성되는 구형의 제1 금속 분말; 및 상기 제1 금속 분말의 표면에 코팅되며, 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말; 을 포함하는 외부 전극용 도전성 페이스트 조성물을 제공한다.
Description
본 발명은 외부 전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전체 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 세라믹 재료로 이루어진 세라믹 소체, 상기 세라믹 소체의 내부에 형성된 내부 전극 및 상기 내부 전극과 전기적으로 접속되도록 상기 세라믹 소체의 표면에 설치된 외부 전극을 포함하며, 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 장점으로 인해, 상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA) 및 휴대폰 등의 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로 사용되며, 사용되는 용도 및 용량 등에 따라 다양한 크기와 적층 형태를 가질 수 있다.
최근에는 전자 제품의 소형화에 따라 상기 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다. 이를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 보다 많은 수의 유전체층과 내부 전극을 적층한 구조를 갖는 적층 세라믹 커패시터가 제조되고 있다.
이러한 초소형 및 초고용량의 적층 세라믹 커패시터는 자동차나 의료 기기 등과 같이 고신뢰성을 요구하는 분야의 많은 기능들이 전자화되므로 이에 부합되게 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소로는 유전체층과 내부 전극의 적층 수의 증가와 박막화에 따른 부작용으로 세라믹 소체에 방사형 크랙이 발생하는 것으로, 이러한 크랙은 심한 경우 내부 전극이 형성된 부분까지 전달되어 제품의 신뢰성을 저하시킬 수 있다.
일반적으로 세라믹 소체의 크랙은, 외부 전극 소성시 구리-니켈(Cu-Ni) 합금이 형성되면서 확산 속도의 차이에 의해 외부 전극의 구리 성분이 내부 전극의 니켈 성분으로 확산되어 내부 전극의 부피가 늘어나게 되고, 이러한 내부 전극의 부피 팽창에 의해 유전체층에 응력이 가해지면서 주로 발생하게 된다.
당 기술 분야에서는, 방사형 크랙의 발생률을 낮출 수 있는 외부 전극용 페이스트 조성물과, 이를 포함하는 적층 세라믹 전자 부품에 대한 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 미립의 구리로 구성되는 구형의 제1 금속 분말; 및 상기 제1 금속 분말의 표면에 코팅되며, 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말; 을 포함하는 외부 전극용 도전성 페이스트 조성물을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 금속 분말의 입자 크기가 0.1 내지 1.5 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제2 금속 분말은 상기 제1 금속 분말에 대하여 0.1 내지 45.0 중량비로 포함될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 금속 분말은 은(Ag), 주석(Sn) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나일 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 양 단면을 통해 교대로 노출되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 미립의 구리로 구성되는 구형의 제1 금속 분말 및 상기 제1 금속 분말의 표면에 코팅되며 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말을 포함하는 도전성 페이스트의 소성에 의해 얻어지는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 소성시 700 ℃에서부터 치밀도가 구현될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 표면에 제1 및 제2 도금층이 형성될 수 있다.
또한, 상기 제1 및 제2 도금층은 상기 제1 및 제2 외부 전극의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층으로 구성될 수 있다.
본 발명의 또 다른 측면은, 복수의 세라믹 시트를 마련하는 단계; 상기 세라믹 시트에 제1 및 제2 내부 전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부 전극 패턴이 형성된 상기 세라믹 시트를 적층하여 적층체를 형성하는 단계; 상기 제1 및 제2 내부 전극 패턴의 일단이 상기 적층체의 양 단면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 상기 세라믹 소체의 양 단면에, 상기 제1 및 제2 내부 전극 패턴의 노출된 부분과 각각 전기적으로 연결되도록, 미립의 구리로 구성되는 구형의 제1 금속 분말 및 상기 제1 금속 분말의 표면에 코팅되며 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말을 포함하는 외부 전극용 도전성 페이스트로 제1 및 제2 외부 전극 패턴을 형성하는 단계; 및 상기 제1 및 제2 외부 전극 패턴을 소성시켜 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극을 형성하는 단계 이후에, 상기 제1 및 제2 외부 전극의 표면을 니켈(Ni) 및 주석(Sn)의 순서로 도금하여 제1 및 제2 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 미립의 구리로 구성되는 구형의 제1 금속 분말과, 상기 제1 금속 분말의 표면에 상기 구리 보다 융점이 낮은 제2 금속 분말을 코팅하여 상기 제1 금속 분말의 소성 온도를 낮춰줌으로써, 외부 전극 소성시 구리 분말이 내부 전극의 니켈 성분으로 확산되는 것을 방지하여 내부 전극의 부피 팽창에 의한 방사형 크랙이 발생하는 것을 억제할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 및 도 3b는 구리 분말의 크기와 형태에 따른 외부 전극용 페이스트의 패킹 구조를 각각 나타낸 모식도이다.
도 4a 내지 도 4c는 외부 전극용 페이스트의 제2 금속 분말로서의 은의 코팅 량에 따른 외부 전극의 단면 미세 구조를 각각 나타낸 사진이다.
도 5는 일반적인 구리와 은의 온도에 따른 상태를 각각 나타낸 그래프이다.
도 6a 및 도 6b는 종래의 외부 전극용 페이스트를 이용한 적층 세라믹 커패시터의 외부 전극의 단면 미세 구조를 각각 나타낸 사진이다.
도 6c 및 도 6d는 본 실시 형태의 외부 전극용 페이스트를 이용한 적층 세라믹 커패시터의 외부 전극의 단면 미세 구조를 각각 나타낸 사진이다.
도 7은 일반적인 물질의 소성 과정을 간략하게 나타낸 모식도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 및 도 3b는 구리 분말의 크기와 형태에 따른 외부 전극용 페이스트의 패킹 구조를 각각 나타낸 모식도이다.
도 4a 내지 도 4c는 외부 전극용 페이스트의 제2 금속 분말로서의 은의 코팅 량에 따른 외부 전극의 단면 미세 구조를 각각 나타낸 사진이다.
도 5는 일반적인 구리와 은의 온도에 따른 상태를 각각 나타낸 그래프이다.
도 6a 및 도 6b는 종래의 외부 전극용 페이스트를 이용한 적층 세라믹 커패시터의 외부 전극의 단면 미세 구조를 각각 나타낸 사진이다.
도 6c 및 도 6d는 본 실시 형태의 외부 전극용 페이스트를 이용한 적층 세라믹 커패시터의 외부 전극의 단면 미세 구조를 각각 나타낸 사진이다.
도 7은 일반적인 물질의 소성 과정을 간략하게 나타낸 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 발명은 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성된 복수의 제1 및 제2 내부 전극(121, 122)과, 세라믹 소체(110)의 양 단면에 형성되며 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 소체(110)는 일반적으로 직방체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터를 구성할 수 있다.
또한, 세라믹 소체(110)의 최외곽면에는 필요시 소정 두께의 유전체 커버층(미도시)을 더 형성할 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 것으로, 1 층의 두께를 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 1.0 ㎛가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 이러한 세라믹 분말과 함께, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 소체(110) 내부에 형성된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
또한, 제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 소체(110)의 양 단면을 통하여 각각 노출되며, 이렇게 세라믹 소체(110)의 일 단면을 통해 교대로 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 일단은 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결된다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등으로 이루어진 것을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 서로 향하는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 제1 금속 분말과 상기 제1 금속 분말 보다 낮은 융점을 가지며 상기 제1 금속 분말의 표면에 코팅되는 제2 금속 분말을 포함하는 외부 전극용 도전성 페이스트로 형성될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 소성시 700℃에서부터 치밀도가 구현될 수 있다.
상기 외부 전극용 도전성 페이스트는, 상기 제1 금속 분말로서 미립의 구리로 구성된 구형의 구리 분말을 사용하며, 상기 제2 금속 분말은 이러한 구리 보다 융점이 낮은 은(Ag), 주석(Sn) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나를 사용할 수 있다.
도 3a 및 도 3b는 구리 분말의 크기와 형태에 따른 외부 전극용 페이스트의 패킹 구조를 각각 나타낸 모식도이다.
도 3a 및 도 3b를 참조하면, 외부 전극 내에 불균일한 형상의 과립 구리 분말이 다수 존재할 경우, 페이스트 내의 고형분 구리 분말과 글라스 입자 간의 치밀한 패킹이 불가능하며 패킹 밀도 저하에 따른 페이스트 내의 기공율이 높아져 외부 전극의 치밀도를 저하시키며, 이러한 문제점은 본 실시 형태에서와 같이 구형의 미립 구리 분말을 사용함으로써 개선이 가능함을 확인할 수 있다.
상기 제1 금속 분말의 입자 크기는 바람직하게 0.1 내지 1.5 ㎛일 수 있다. 여기에 대해서는 하기 표 1의 설명에서 보다 상세히 설명하기로 한다.
상기 외부 전극용 도전성 페이스트는 제2 금속 분말이 상기 제1 금속 분말에 대하여 0.1 내지 45.0 중량비로 포함될 수 있다.
상기 제2 금속 분말의 함량이 제1 금속 분말에 대하여 0.1 중량비 미만인 경우에는 소성 속도의 제어가 어려워 치밀도가 저하되면서 세라믹 소체(110)에 방사형 크랙이 발생할 수 있다.
도 4a는 제2 금속 분말의 함량이 제1 금속 분말에 대하여 10 중량비일 때 제1 및 제2 외부 전극(131, 132)의 단면 미세 구조를 나타낸 것이고, 도 4b는 제2 금속 분말의 함량이 제1 금속 분말에 대하여 30 중량비일 때 제1 및 제2 외부 전극(131, 132)의 단면 미세 구조를 나타낸 것이고, 도 4c는 제2 금속 분말의 함량이 제1 금속 분말에 대하여 45 중량비일 때 제1 및 제2 외부 전극(131, 132)의 단면 미세 구조를 나타낸 것이다.
도 4a 내지 도 4c를 참조하면, 상기 제2 금속 분말의 함량이 제1 금속 분말에 대하여 45 중량비를 초과하는 경우, 즉 도 3c에 있어서 글라스(glass)가 비딩(beading)되어 외부 전극에 도금을 진행하는 경우 미도금이 발생하거나 접착력 불량이 발생됨을 알 수 있다.
종래의 외부 전극용 도전성 페이스트는 구리 분말에 유리 프리트(frit) 및 베이스 수지와 유기 용제에서 제작된 유기 비이클(vehicle) 등을 혼합하여 제작될 수 있다. 이러한 종래의 외부 전극용 도전성 페이스트로 외부 전극을 형성한 경우, 유전체층의 적층 수를 증가시키고 제품을 박막화하는 경우 세라믹 소체의 말단에서부터 방사성 크랙이 발생할 수 있다.
외부 전극 소성시 세라믹 소체에 방사성 크랙이 발생하는 것은 외부 전극 소성 중에 외부 전극의 구리 성분의 내부 전극의 니켈 성분으로의 확산 계수가 니켈의 구리로의 확산 계수보다 100 배 이상 높기 때문인 것으로 예상된다.
예를 들어, 일반적인 전극 소성 온도인 780℃에서의 확산 계수를 비교해 보면, D(구리에서 니켈로의) = 5.306 × 10-16 m2/s이고, D(니켈에서 구리로의) = 5.306 × 10-18 m2/s로, 구리에서 니켈로의 확산되는 속도가 월등함을 알 수 있다.
이러한 확산 계수의 차이로 인해 외부 전극 소성시 구리-니켈 합금이 형성될 때 외부 전극의 구리가 내부 전극의 니켈로의 확산이 발생하면서 내부 전극의 부피 팽창을 일으키게 되고, 이러한 내부 전극의 부피 팽창은 유전체에 응력을 가하여 세라믹 소체에 방사성 크랙을 발생시켜 적층 세라믹 커패시터(100)의 신뢰성을 저하시킬 수 있다.
그러나, 본 실시 형태의 외부 전극용 도전성 페이스트는 미립의 구리로 구성된 제1 금속 분말에 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말을 코팅함으로써, 상기 미립의 구형의 구리 분말의 사용에 따라 페이스트 내의 고형분 패킹의 밀도가 증가하게 된다.
또한, 상기 제2 금속 분말의 첨가에 의해 외부 전극 소성시 소성 온도를 낮춰줌으로써 구리에서 니켈로의 확산 속도를 감소시켜 내부 전극의 부피 팽창을 억제하여 세라믹 소체의 방사성 크랙의 발생률을 낮출 수 있다.
도 5는 일반적인 구리와 은의 온도에 따른 상태를 각각 나타낸 그래프로서, 이를 참조하면, 은은 구리 보다 약 120 ℃ 융점이 낮고, 80 중량%의 구리와 20 중량 %의 은의 조성의 경우 구리만 100 중량%인 조성에 비해 100 ℃ 정도 가량 낮은 융점을 지니고 있음을 확인할 수 있다.
즉, 구리 분말에 코팅된 은에 의해 외부 전극용 도전성 페이스트의 저온 소성이 가능하게 되므로, 외부 전극의 소성 온도가 낮아질 경우 물질의 반응 속도와 온도의 함수를 나타내는 아레니우스(Arrhenius)식 (D=D0e(-Q/RT, D: 확산 계수, D0: 초기 속도, Q: 활성화 에너지, R: 기체상수, T: 온도)에 의해 구리의 내부 전극으로의 확산을 효과적으로 제어할 수 있을 것으로 예상되며, 이는 세라믹 소체(110)의 방사성 크랙의 발생률을 낮출 수 있게 된다.
한편, 제1 및 제2 외부 전극(131, 132)의 표면에는 적층 세라믹 커패시터(100)를 기판 등에 실장 할 때의 접착 강도를 더 높이기 위해 제1 및 제2 도금층(133, 134)이 형성될 수 있다.
이때, 도금 처리는 공지된 방법에 따라 행해지며 환경을 고려하여 납-프리 도금을 실시하는 것이 바람직하나 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 도금층(133, 134)은 제1 및 제2 외부 전극(131, 132)의 외표면에 각각 형성된 한 쌍의 니켈(Ni) 도금층(133a, 134a)과, 각각의 니켈 도금층(133a, 134a)의 외표면에 형성된 한 쌍의 주석(Sn) 도금층(133b, 134b)으로 구성될 수 있다.
하기 표 1은 구리 분말의 특성에 따라 제작된 외부 전극용 페이스트로 제작된 적층 세라믹 커패시터에 대한 방사성 크랙의 발생율과 치밀도 구현이 시작되는 외부 전극의 소성 온도를 나타낸 것이다.
여기서, 각각의 외부 전극용 페이스트는 표 1에 기재된 금속 분말에 유기 바인더, 분산제 및 유기 용제 등을 첨가하고 3-롤-밀로 분산하여 페이스트화 한 것이다.
| 구분 | 금속 분말의 성분 및 형태 |
방사성 크랙 발생율 (모수 100ea) |
전극 소성 치밀도 구현 온도 |
| 비교 예 1 | 3 내지 4 ㎛의 구리 분말 | 100% | 850 ℃ |
| 비교 예 2 | 은 코팅된 3 내지 4 ㎛의 구리 분말 | 100% | 800 ℃ |
| 비교 예 3 | 1.5 ㎛의 구리 분말 | 48% | 780 ℃ |
| 실시 예 1 | 은 코팅된 구형의 0.3 ㎛의 구리 분말 | 0% | 700 ℃ |
| 실시 예 2 | 은 코팅된 구형의 0.5 ㎛의 구리 분말 | 0% | 700 ℃ |
| 실시 예 3 | 은 코팅된 구형의 1.5 ㎛의 구리 분말 | 8% | 750 ℃ |
상기 표 1에서, 비교 예 1은 제2 금속 분말로서의 은이 코팅되지 않은 순수한 3 내지 4 ㎛의 구리 분말을 사용한 것이며, 비교 예 2는 은이 코팅된 3 내지 4 ㎛의 구리 분말을 사용한 것이며, 비교 예 3은 은이 코팅되지 않은 순수한 1.5 ㎛의 구리 분말을 사용한 것이다.
또한, 실시 예 1 내지 실시 예 3은 구형의 미립 구리 분말에 크기 별로 은이 코팅된 것이다. 상기 비교 예 1 내지 비교 예 3과 상기 실시 예 1 내지 실시 예 3의 외부 전극용 페이스트를 0.6 × 0.3 mm2의 칩에 도포한 후 질소 분위기 내에서 소성하여 외부 전극으로 형성한 후, 방사성 크랙의 발생 빈도와 전극 소성 거동을 조사하였다.
도 6a 내지 도 6d는 이러한 방사성 크랙의 발생 정도의 차이에 대한 원인을 분석하기 위해 상기 표 1에 기재된 비교 예 1 내지 비교 예 3과 실시 예 1 내지 실시 예 3의 외부 전극용 페이스트를 이용한 제작된 적층 세라믹 커패시터를 소성 온도 별로 구분하여 그 외부 전극의 미세 구조를 분석한 것이다.
도 6a는 비교 예 2에 대한 것이고, 도 6b는 비교 예 3에 대한 것이고, 도 6c는 실시 예 1에 대한 것이고, 도 6d는 실시 예 3에 대한 것이다.
상기 표 1과 도 6a 내지 도 6d를 참조하면, 조대 불균일 형상의 구리 분말을 사용한 비교 예 1과 비교 예 2에 비해 1.5 ㎛의 구형 미립 구리 분말을 사용한 비교 예 3에서 전극 치밀도 구현 온도가 하강함에 따른 방사성 크랙의 발생률이 현저히 감소함을 확인할 수 있다.
또한, 순수한 구리 분말을 사용한 비교 예 3에 비해 구형 미립 구리 분말을 사용하면서 표면에 제2 금속 분말로서 은을 코팅한 실시 예 1 내지 3의 경우 전극 소성 치밀도 구현 온도가 급격히 낮아짐을 확인할 수 있다.
이러한 작용으로 인해 구리 분말의 표면에 은이 코팅된 구리 분말의 크기가 작아질수록 방사성 크랙의 발생율이 감소하여 특히 실시 예 1과 실시 예 2의 경우 방사 크랙이 발생하지 않았음을 확인할 수 있다.
즉, 적층 세라믹 커패시터의 일정한 신뢰성을 유지할 수 있는 바람직한 구리 분말의 입자 크기는 0.1 내지 1.5 ㎛임을 알 수 있다.
또한, 각각의 적층 세라믹 커패시터 별로 외부 전극의 미세 구조를 분석한 결과, 실시 예 1과 실시 예 2의 경우 700 ℃ 이상에서부터 외부 전극의 치밀도가 구현됨을 확인하였다.
이에 반하여 실시 예 3의 경우 750 ℃에서부터 외부 전극의 치밀도가 구현되었으며, 비교 예 1 내지 비교 예 3의 경우 750 ℃에서도 치밀도가 구현되지 못하였다.
특히, 1.5 ㎛의 구형 구리 분말만을 사용한 비교 예 3의 경우 780 ℃에서 외부 전극(131. 132)의 치밀도가 구현되는 반면 3 내지 4 ㎛의 조대 구리 분말을 사용한 비교 예 2의 경우 구리 분말의 표면에 은이 코팅되어 있음에도 불구하고 800 ℃의 높은 전극 소성 치밀도 구현 온도를 나타내었다.
즉, 실시 예 1 내지 실시 예 3의 경우와 같이 구리 분말의 표면에 은이 코팅된 미립의 구형의 미립 구리 분말을 사용하는 경우 기존의 구리 분말 페이스트 보다 낮은 소성 온도에서 치밀도가 구현되어 전극 소성 온도를 낮출 수 있음을 확인하였다.
또한, 은이 코팅된 구리 분말의 크기가 미립화될수록 치밀화가 더 빨리 완료되어 소성 온도를 더 낮출 수 있음을 확인하였다.
따라서, 전극 소성 온도를 낮추게 되면 외부 전극의 구리 성분과 내부 전극의 니켈 간의 확산 반응이 덜 일어나게 되어 방사 크랙의 발생을 억제할 수 있음을 알 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극 패턴을 형성한다.
이때, 제1 및 제2 내부 전극 패턴은 세라믹 시트의 대향되는 양 단면을 통해 교대로 노출되도록 형성할 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 세라믹 시트를 교대로 복수 개 적층하고, 적층 방향으로부터 가압하여 복수의 세라믹 시트 및 세라믹 시트 상에 형성된 제1 및 제2 내부 전극 패턴을 압착시켜 적층체를 형성한다.
다음으로, 상기 적층체를 상기 제1 및 제2 내부 전극 패턴의 일단이 상기 적층체의 양 단면을 통하여 교대로 노출되도록 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
다음으로, 절단하여 칩화된 적층체를 고온에서 소성하여 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분을 덮어 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있도록 외부 전극용 도전성 페이스트로 제1 및 제2 외부 전극 패턴을 형성한다.
상기 외부 전극용 도전성 페이스트는 구형의 제1 금속 분말과 상기 제1 금속 분말 보다 낮은 융점을 가지며 상기 제1 금속 분말의 표면에 코팅되는 제2 금속 분말을 포함한다.
상기 제1 금속 분말로서 미립의 구리 분말을 사용하며, 제2 금속 분말은 이러한 구리 보다 융점이 낮은 은(Ag), 주석(Sn) 및 알루미늄(Al)으로 이루어진 군으로부터 적어도 하나를 선택할 수 있다.
이때, 제1 금속 분말의 입자 크기는 0.1 내지 1.5 ㎛일 수 있다. 또한, 상기 외부 전극용 도전성 페이스트의 제2 금속 분말은 상기 제1 금속 분말에 대하여 0.1 내지 45.0 중량비가 포함될 수 있다.
다음으로, 제1 및 제2 외부 전극 패턴을 소성시켜 제1 및 제2 외부 전극(131, 132)이 형성된 적층 세라믹 커패시터(100)을 완성한다.
상기 제1 및 제2 외부 전극 패턴의 소성은 600 내지 900 ℃에서 수행될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 7은 일반적인 물질의 소성 과정을 간략하게 나타낸 것으로, 도 7을 참조하면, 물질의 소성 과정은 물질의 표면 에너지를 감소시키기 위한 치밀화 과정과 입성장의 과정으로 나누어지며, 두 과정은 복합적으로 열 에너지를 이용하여 동시에 이루어지게 된다.
이러한 치밀화와 입성장 과정은 원자 확산에 의해 발생하는데, 이 과정에서 입계의 이동이 수반되며 원자의 확산은 재료의 표면 에너지를 감소시키기 위한 방향으로서 재료의 입자 크기가 작을수록 표면 에너지가 높아 재료의 빠른 소성 거동을 나타내게 된다.
본 실시 형태에서와 같이, 외부 전극 제조시 구형의 미립의 구리 분말을 사용하는 경우, 구리 분말의 표면적 증가에 의한 높은 표면 에너지로 인해 감한 소성 구동력을 나타내며, 이로 인해 치밀한 외부 전극의 구현이 가능하다.
다음으로, 제1 및 제2 외부 전극(131, 132)의 표면에 도금 처리를 하여 제1 및 제2 도금층(133, 134)을 더 형성할 수 있다.
이때, 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석 합금 등을 사용할 수 있으며, 필요시 니켈 도금층(133a, 134a)과 주석 도금층(133b, 134b)을 제1 및 제2 외부 전극(131, 132) 위에 순서대로 적층하여 구성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 133, 134 ; 제1 및 제2 도금층
133a, 133b ; 니켈(Ni) 도금층 133a, 134b ; 주석(Sn) 도금층
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 133, 134 ; 제1 및 제2 도금층
133a, 133b ; 니켈(Ni) 도금층 133a, 134b ; 주석(Sn) 도금층
Claims (16)
- 미립의 구리로 구성되는 구형의 제1 금속 분말; 및
상기 제1 금속 분말의 표면에 코팅되며, 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말; 을 포함하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 제1 금속 분말의 입자 크기가 0.1 내지 1.5 ㎛인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 제2 금속 분말은 상기 제1 금속 분말에 대하여 0.1 내지 45.0 중량비로 포함되는 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
- 제1항에 있어서,
상기 제2 금속 분말은 은(Ag), 주석(Sn) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
- 복수의 유전체층이 적층된 세라믹 소체;
상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 양 단면을 통해 교대로 노출되는 복수의 제1 및 제2 내부 전극; 및
상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 외부 전극은, 미립의 구리로 구성되는 구형의 제1 금속 분말 및 상기 제1 금속 분말의 표면에 코팅되며 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말을 포함하는 도전성 페이스트의 소성에 의해 얻어지는 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제1 금속 분말의 입자 크기가 0.1 내지 1.5 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제2 금속 분말은 상기 제1 금속 분말에 대하여 0.1 내지 45.0 중량비로 포함되는 것을 특징으로 하는 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제2 금속 분말은 은(Ag), 주석(Sn) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제1 및 제2 외부 전극은 소성시 700 ℃에서부터 치밀도가 구현되는 것을 특징으로 하는 적층 세라믹 전자 부품.
- 제5항에 있어서,
상기 제1 및 제2 외부 전극의 표면에 형성된 제1 및 제2 도금층을 더 포함하는 적층 세라믹 전자 부품.
- 제10항에 있어서,
상기 제1 및 제2 도금층은 상기 제1 및 제2 외부 전극의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층으로 구성된 것을 특징으로 하는 적층 세라믹 전자 부품.
- 복수의 세라믹 시트를 마련하는 단계;
상기 세라믹 시트에 제1 및 제2 내부 전극 패턴을 형성하는 단계;
상기 제1 및 제2 내부 전극 패턴이 형성된 상기 세라믹 시트를 적층하여 적층체를 형성하는 단계;
상기 제1 및 제2 내부 전극 패턴의 일단이 상기 적층체의 양 단면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계;
상기 세라믹 소체의 양 단면에, 상기 제1 및 제2 내부 전극 패턴의 노출된 부분과 각각 전기적으로 연결되도록, 미립의 구리로 구성되는 구형의 제1 금속 분말 및 상기 제1 금속 분말의 표면에 코팅되며 상기 구리 보다 낮은 융점을 갖는 제2 금속 분말을 포함하는 외부 전극용 도전성 페이스트로 제1 및 제2 외부 전극 패턴을 형성하는 단계; 및
상기 제1 및 제2 외부 전극 패턴을 소성시켜 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하는 적층 세라믹 전자 부품의 제조 방법.
- 제12항에 있어서,
상기 제1 및 제2 외부 전극 패턴을 형성하는 단계에서, 상기 외부 전극용 도전성 페이스트는 상기 제1 금속 분말의 입자 크기가 0.1 내지 1.5 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 제12항에 있어서,
상기 제1 및 제2 외부 전극 패턴을 형성하는 단계에서, 상기 외부 전극용 도전성 페이스트는 상기 제2 금속 분말이 상기 제1 금속 분말에 대하여 0.1 내지 45.0 중량비로 포함되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 제12항에 있어서,
상기 제1 및 제2 외부 전극 패턴을 형성하는 단계에서, 상기 외부 전극용 도전성 페이스트는 상기 제2 금속 분말이 은(Ag), 주석(Sn) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 제12항에 있어서,
상기 제1 및 제2 외부 전극을 형성하는 단계 이후에, 상기 제1 및 제2 외부 전극의 표면을 니켈(Ni) 및 주석(Sn)의 순서로 도금하여 제1 및 제2 도금층을 형성하는 단계를 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
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