KR20170112381A - 세라믹 조성물 및 이를 포함하는 적층형 커패시터 - Google Patents
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Abstract
본 발명은, 세라믹 분말; 및 상기 세라믹 분말 100 중량부에 대하여 1 내지 2 중량%의 함량을 가지는 P(인); 를 포함하는 세라믹 조성물과, 이 세라믹 조성물이 커패시터 바디의 상부 커버 및 하부 커버에 포함되는 적층형 커패시터를 제공한다.
Description
본 발명은 세라믹 조성물 및 이를 포함하는 적층형 커패시터에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층형 커패시터(MLCC: Multilayered Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
상기 적층형 커패시터는, 액정 표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 커패시터는 최근 전자 제품의 소형화 및 고속화 추세에 따라 소형화 및 대용량화가 요구되고 있다.
이에, 기존과 동일한 크기의 칩이 보다 높은 용량을 구현하기 위해서는 사용된 유전체를 보다 고유전율의 재료를 사용하여 더 많이 적층해야 한다.
그러나, 이렇게 유전체의 적층 수가 증가하면 커패시터 바디에서 액티브 영역과 커버 사이의 소결성의 차이가 증가하게 된다.
따라서, 상기 소결성 차이에 의해 발생하는 스트레스에 의해, 커패시터 바디를 소성한 후 액티브영역과 커버의 연결 부분에서 크랙이 발생할 수 있다.
본 발명은 커패시터 바디의 액티브영역과 커버에 포함되는 세라믹 분말의 조성을 달리하여 커패시터 바디의 액티브영역과 커버의 연결 부분에서의 크랙 발생에 의한 신뢰성 저하 문제를 개선할 수 있는 세라믹 조성물 및 이를 포함하는 적층형 커패시터를 제공하는데 그 목적이 있다.
본 발명의 일 측면은, 세라믹 분말; 및 상기 세라믹 분말 100 중량부에 대하여 1 내지 2 중량%의 함량을 가지는 P(인); 를 포함하는 세라믹 조성물을 제공한다.
본 발명의 다른 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 커패시터 바디의 일면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 액티브영역과, 상기 액티브영역의 상하 면에 각각 배치되는 커버를 포함하는 커패시터 바디; 및 상기 커패시터 바디에 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며, 상기 커패시터 바디의 커버에 P(인)가 포함되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 커패시터 바디의 커버를 P(인)를 첨가한 세라믹 조성물로 제조하여, 커패시터 바디 소결시 커버에 포함되는 세라믹 성분의 입성장을 증가시켜 커패시터 바디의 액티브영역과 커버의 수축률 차이를 제어함으로써 액티브영역과 커버의 연결 부분에서의 크랙 발생을 억제하여 적층형 커패시터의 신뢰성을 개선시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1에서 내부 전극의 적층 구조를 나타낸 분리사시도이다.
도 4 내지 도 6은 종래의 적층형 커패시터를 CAF 분석한 후 50배 확대하여 포어의 발생 위치를 나타낸 사진이다.
도 7은 프로브워크스테이션(probeworkstation)을 이용한 IR 불량 분석 결과를 나타낸 그래프이다.
도 8 및 도 9는 커패시터의 IR의 크기에 따른 신뢰성 불량 여부를 나타내기 위한 SEM 사진이다.
도 10은 종래의 적층형 커패시터에서 커패시터 바디의 액티브영역의 폭과 길이 대비 상부 커버 및 하부 커버의 폭과 길이의 비율을 나타낸 그래프이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1에서 내부 전극의 적층 구조를 나타낸 분리사시도이다.
도 4 내지 도 6은 종래의 적층형 커패시터를 CAF 분석한 후 50배 확대하여 포어의 발생 위치를 나타낸 사진이다.
도 7은 프로브워크스테이션(probeworkstation)을 이용한 IR 불량 분석 결과를 나타낸 그래프이다.
도 8 및 도 9는 커패시터의 IR의 크기에 따른 신뢰성 불량 여부를 나타내기 위한 SEM 사진이다.
도 10은 종래의 적층형 커패시터에서 커패시터 바디의 액티브영역의 폭과 길이 대비 상부 커버 및 하부 커버의 폭과 길이의 비율을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
본 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 커패시터 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 대체로 육면체 형상을 가질 수 있다.
또한, 본 실시 형태에서는, 설명의 편의를 위해, 커패시터 바디(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 제1 및 제2 면으로, 상기 제1 및 제2 면을 연결하며 서로 대향되는 길이 방향의 면을 제3 및 제4 면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 제5 및 제6 면으로 정의하기로 한다.
커패시터 바디(110)는 액티브영역(115)과 마진부인 상하부 커버(112, 113)로 이루어진다.
액티브영역(115)은 커패시터의 용량 형성에 기여하는 부분으로서 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
이러한 액티브영역(115)은 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)을 번갈아 배치되도록 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 -yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
이때, 상기 세라믹 첨가제는 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
한편, 액티브영역(115)의 유전체층(111)에 P(인)는 포함되지 않는다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 커패시터 바디(110)의 길이 방향의 제3 및 제4 면을 통하여 각각 노출될 수 있다.
또한, 커패시터 바디(110)의 길이 방향의 제3 및 제4 면을 통해 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 커패시터 바디(110)의 길이 방향의 제3 및 제4 면에서 제1 및 제2 외부 전극(131, 132)에 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 본 실시 예에서는 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 커버는 상부 커버(112) 및 하부 커버(113)를 포함한다.
도면으로 볼 때, 상부 커버(112)는 액티브영역(115)에서 최상부에 배치된 제1 내부 전극(121)의 상면 위에 소정 두께로 배치되는 부분이고, 하부 커버(113)는 액티브영역(115)에서 최하부에 배치된 제2 내부 전극(122)의 하면에 소정 두께로 배치되는 부분이다.
이러한 상부 커버(112) 및 하부 커버(113)는 예컨대 액티브영역(115)에 포함되는 유전체층(111)과 유사한 세라믹 분말을 포함하되, 이 세라믹 분말에 추가로 P(인)가 더 포함된 재료를 사용한다는 점에서 차이가 있다.
즉, 상부 커버(112) 및 하부 커버(113)는 내부 전극이 배치되지 않는 유전체층으로서 P(인) 성분을 더 포함하는 유전체층을 커패시터 바디(110)의 액티브영역(115)의 상하 부에 각각 적어도 하나 이상 적층하여 형성할 수 있다.
이때, 상부 커버(112) 및 하부 커버(113)는 세라믹 분말 100 중량부에 대하여 1 내지 2 중량%의 P(인)이 포함될 수 있다.
P(인)의 함량이 1 중량% 미만이거나, 2 중량%를 초과하게 되면 커패시터 바디(110)의 액티브영역(115)과 상부 및 하부 커버(112, 113)의 연결 부분에서의 크랙 발생률이 증가할 수 있다.
한편, 상기 세라믹 분말은 예를 들어 BaTiO3(티탄산바륨)계일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 길이 방향의 제3 및 제4 면에 배치되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 두께 방향의 제1 및 제2 면의 일부까지 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 폭 방향의 제5 및 제6 면의 일부까지 연장되어, 커패시터 바디(110)에 대한 고착 강도를 향상시킬 수 있다.
이러한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 그 표면에 니켈(Ni) 또는 주석(Sn) 등으로 도금층(미도시)을 더 형성할 수 있다.
적층형
커패시터의 제조방법
이하, 본 발명의 일 실시 형태에 따른 적층형 커패시터의 제조방법을 설명한다.
먼저, 복수의 제1 세라믹 시트를 마련한다.
상기 제1 세라믹 시트는 커패시터 바디(110)의 액티브영역(115)에 포함되는 유전체층(111)을 형성하기 위한 것이다.
상기 제1 세라믹 시트는, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 각각의 제1 세라믹 시트의 적어도 일면에 소정의 두께로 니켈 등의 도전성 분말을 포함하는 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
또한, 제1 및 제2 내부 전극(121, 122)은 제1 세라믹 시트의 길이 방향의 양 면을 통해 각각 노출되도록 형성한다.
이때, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 제1 세라믹 시트를 상기 제1 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 적층한다.
그리고, 그 상하 면에 제2 세라믹 시트를 배치하고 가압하여 적층체를 마련한다.
이때, 상기 제2 세라믹 시트는 제1 세라믹 시트의 세라믹 분말, 폴리머 및 용제 등의 성분과 함께 추가로 P(인)를 더 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
이때, 상기 P(인)는 세라믹 분말 100 중량부에 대하여 1 내지 2중량%가 포함될 수 있다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제3 및 제4 면 및 폭 방향의 제5 및 제6 면을 갖는 커패시터 바디(110)를 마련한다.
이때, 소성은 1,100℃, 수소농도 0.45% 분위기에서 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 커패시터 바디(110)의 길이 방향의 제3 및 제4 면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결되도록 도전성 페이스트를 이용하여 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 제1 및 제2 외부 전극(131, 132)은 디핑 또는 롤링 등의 방법으로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이후, 소성하여 적층형 커패시터(100)를 완성한다.
도 7에 도시된 바와 같이, IR을 인가전압 6V 및 충전시간 30초의 조건에서 측정하여 적층형 커패시터의 IR과 열화 위치를 분석해 보면, 적층형 커패시터의 절연 특성(IR)과 커패시터 바디의 커버에서의 포어(pore)의 빈도가 서로 관계가 있다는 것을 알 수 있다. 여기서, 상기 포어는 유전체 사이의 빈틈을 나타낸다.
도 7을 참조하면, 커패시터 바디는, 액티브영역(중앙)에서의 IR 저하는 거의 없지만, 반면에 커버(최외곽층)에서의 IR은 급격히 저하되는 부분이 발생하는 것을 알 수 있다.
도 4 내지 도 6을 참조하면, 포어(도면 4 내지 6의 적색 원 참조)가 커패시터 바디의 커버(최외곽층)에서 주로 발생되는 것을 알 수 있다. 따라서, 이를 통해 커패시터의 IR이 급격히 저하되는 부분이 포어의 발생 위치, 즉 커패시터 바디의 열화 발생 위치라고 추정할 수 있다.
도 8 및 도 9는 커패시터의 IR의 크기에 따른 신뢰성 불량 여부를 나타내기 위한 SEM 사진이다.
여기서, 도 8은 IR이 낮은 적층형 커패시터의 유전체층과 내부 전극이 적층 형성된 일부를 확대하여 나타낸 SEM 사진이고, 도 9는 IR이 높은 적층형 커패시터의 유전체층과 내부 전극이 적층 형성된 일부를 확대하여 나타낸 SEM 사진이다.
여기서, 도 8의 적층형 커패시터는 IR이 107ohm인 것으로 설정할 수 있고, 도 9의 경우 IR이 108ohm인 것으로 설정할 수 있다.
도 8 및 도 9를 참조하면, IR이 높은 적층형 커패시터에서 IR이 낮은 커패시터에 비해 상대적으로 포어의 발생이 적게 발생하는 것을 확인할 수 있으며, 이로부터 IR이 높으면 커패시터의 신뢰성도 우수한 것으로 볼 수 있다.
도 10은 종래의 적층형 커패시터(커버에 P가 포함되지 않은 경우)에서 커패시터 바디의 액티브영역의 길이 대비 상부 및 하부 커버의 길이의 비율을 나타낸 그래프이다.
여기서, 비교 예 1 및 2는 폭*길이가 0.5mm*1.0mm 사이즈를 가지며 적층 수가 상이한 적층형 커패시터이다.
도 10을 참조하면, 비교 예 1의 적층형 커패시터는, 커패시터 바디를 길이-두께 방향에서 볼 때, 커패시터의 바디의 상부 및 하부 커버의 길이가 액티브영역의 길이에 비해 약 0.80% 길게 나타난다.
또한, 비교 예 1에서, 커패시터 바디를 폭-두께 방향에서 볼 때, 커패시터의 바디의 상부 및 하부 커버의 폭이 액티브영역의 폭에 비해 약 2.93% 길게 나타난다.
그리고, 비교 예 2의 적층형 커패시터는, 커패시터 바디를 길이-두께 방향에서 볼 때, 커패시터의 바디의 상부 및 하부 커버의 길이가 액티브영역의 길이에 비해 약 1.25% 길게 나타난다.
또한, 비교 예 2에서, 커패시터 바디를 폭-두께 방향에서 볼 때, 커패시터의 바디의 상부 및 하부 커버의 폭이 액티브영역의 폭에 비해 약 3.30% 길게 나타난다.
즉, 종래의 적층형 커패시터는, 두께에 상관없이, 커패시터 바디의 상부 및 하부 커버의 길이가 액티브영역의 길이 보다 길게 형성되고, 커패시터 바디의 상부 및 하부 커버의 폭은 액티브영역의 폭 보다 길게 형성되며, 이때 액티브영역의 폭의 수축 비율은 길이의 수축 비율 보다 더 커지게 된다.
이는, 적층형 커패시터를 제조할 때, 적층체를 마련한 후 소결하는 과정에서, 액티브영역과 상부 및 하부 커버 간의 소결성의 차이로 인한 것이다.
따라서, 상기 현상에 의해, 내부 전극의 연결성을 90% 이상이라 하면, 커패시터 바디의 액티브영역과 상부 및 하부 커버의 연결 부분에서 약 10%의 빈도로 크랙(crack)이 발생할 수 있다.
그러나, 본 실시 형태에서는, 상부 커버(112) 및 하부 커버(113)가 P(인)를 포함하며, 이에 커패시터 바디를 소성하는 단계에서 상기 P(인)가 상부 및 하부 커버의 소결이 개시되는 온도를 최대한 낮추는 역할을 한다.
즉, 상기 P(인)의 작용에 의해 상부 및 하부 커버의 수축을 최대한 고온까지 억제할 수 있어서, 동일한 소성 온도에서 커버에 포함되어 있는 세라믹 분말의 입성장을 촉진시킬 수 있다.
따라서, 커패시터 바디의 상부 및 하부 커버의 길이와 액티브영역의 길이, 상부 및 하부 커버의 폭과 액티브영역의 폭의 차이를 최대한 줄일 수 있고, 이에 커패시터 바디의 액티브영역과 상부 및 하부 커버의 연결 부분에서 발생되는 크랙의 빈도를 낮출 수 있다.
하기 표 1은 상기의 제조방법으로 적층형 커패시터를 제조하되, 커버에 적용되는 유전체층은 세라믹 분말 대비 P의 함량을 조절한 후, 각 샘플의 밀도, 경도, 액티브영역의 폭 대비 상부 및 하부 커버의 폭의 비와, 액티브영역과 커버의 연결부분에서의 크랙 발생률을 각각 측정하여 나타낸 것이다.
여기서, 밀도는 무게를 4자리 저울에서 측정하고 길이-폭-두께를 마이크로미터로 소수점 넷째 자리까지 측정하여 계산하고, 경도는 경도측정계로 측정한 것이다.
또한, 액티브영역의 폭은 액티브영역의 상하 선단의 폭을 측정하고, 커버의 폭은 커버의 상하 선단의 폭을 측정한 것이다.
또한, 크랙 발생률은 각 샘플별로 500개의 시료를 임의로 선정하여 광학현미경으로 관찰한 후 크랙이 발생된 개수를 세어 %로 나타낸 것이다.
한편, 커버에 적용되는 유전체층에는, P를 고르게 분산시키기 위해, 필요시 인산염 에스테르(phosphate ester)가 더 첨가될 수 있다.
| No. | 세라믹 분말 대비 P(인)의 함량(wt%) | 밀도 | 경도 | 액티브영역의 폭 대비 상부 및 하부 커버의 폭의 비(%) | 액티브영역과 커버의 연결부분에서의 크랙 발생률(%) |
| 1 | - | 5.6 | 5.8 | 2.93 | 10.3 |
| 2 | 0.3 | 5.7 | 9.4 | 2.31 | 9.2 |
| 3 | 0.6 | 5.7 | 7.4 | 2.52 | 7.5 |
| 4 | 0.8 | 5.8 | 8.0 | 1.70 | 6.2 |
| 5 | 1.0 | 5.8 | 8.2 | 1.45 | 5.1 |
| 6 | 1.5 | 5.9 | 15.1 | 0.68 | 2.3 |
| 7 | 2.0 | 5.8 | 11.3 | 1.21 | 4.2 |
| 8 | 2.2 | 5.8 | 11.1 | 1.43 | 5.1 |
| 9 | 2.4 | 5.8 | 10.6 | 1.76 | 5.3 |
상기 표 1을 참조하면, 세라믹 분말 대비 P의 함량이 1.5wt%인 샘플 6에서, 밀도와 경도가 최대가 나타나고 이는 커버의 유전체층의 소결성이 최대가 되는 것을 의미한다.
즉, 샘플 6의 경우, 액티브영역의 폭 대비 상부 및 하부 커버의 비(%)가0.65%로 가장 작고, 이에 액티브영역과 커버의 연결부분에서의 크랙 발생률이 2.3%로 가장 작은 것을 확인할 수 있다.
반면, 세라믹 분말 대비 P의 함량이 1.0wt% 미만이거나, 2.0wt%를 초과하는 샘플 1-4 및 샘플 8-9의 경우, 커버의 유전체층의 소결성이 작아지면서 액티브영역의 폭 대비 상부 및 하부 커버의 비가 증가되고, 이에 크랙 발생률도 다시 크게 증가되는 것을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층형 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 상부 및 하부 커버
115 ; 액티브영역
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 상부 및 하부 커버
115 ; 액티브영역
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
Claims (6)
- 세라믹 분말; 및
상기 세라믹 분말 100 중량부에 대하여 1 내지 2 중량%의 함량을 가지는 P(인); 를 포함하는 세라믹 조성물.
- 제1항에 있어서,
상기 세라믹 분말이 BaTiO3를 포함하는 세라믹 조성물.
- 복수의 유전체층과 상기 유전체층을 사이에 두고 커패시터 바디의 일면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 액티브영역과, 상기 액티브영역의 상하 면에 각각 배치되는 커버를 포함하는 커패시터 바디; 및
상기 커패시터 바디에 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며,
상기 커패시터 바디의 커버에 P(인)가 포함되는 적층형 커패시터.
- 제3항에 있어서,
상기 액티브영역에는 P(인)가 포함되지 않는 적층형 커패시터.
- 제3항에 있어서, 상기 커패시터 바디의 커버는 세라믹 분말 100 중량부에 대하여 1 내지 2 중량%의 P(인)가 포함되는 적층형 커패시터.
- 제5항에 있어서,
상기 세라믹 분말이 BaTiO3를 포함하는 적층형 커패시터.
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| KR20190116150A (ko) * | 2019-08-16 | 2019-10-14 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| KR20190116149A (ko) * | 2019-08-16 | 2019-10-14 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
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