KR20190135232A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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KR20190135232A
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이재현
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김선웅
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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 도전성 금속을 포함하는 제2 전극층을 포함하며, 상기 제1 전극층의 상기 세라믹 바디의 길이 방향 길이를 A 및 상기 제2 전극층의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤0.5 를 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multi-layered ceramic electronic component and method for manufacturing the same}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극의 부피 역시 최소화되고 있다.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
외부전극 페이스트에서 글라스의 역할은 구리 소결을 촉진시키는 것 뿐만 아니라 세라믹 바디와 외부 전극과의 접착제 역할을 하고, 또한 구리 금속이 채우지 못한 빈 공간을 글래스가 채움으로써 완벽하게 밀봉시키는 역할을 한다.
일반적으로 외부전극 페이스트에는 1종 또는 2~3 종의 다른 글라스가 포함된다. 하지만 일반적인 글라스의 특성상 내산성이 우수하거나 용량 접촉성이 양호한 글래스의 경우 연화점이 높아 구리 젖음성이 떨어지고, 구리 젖음성이 우수한 글라스의 경우 내산성이 약하거나 용량 접촉성이 취약하다는 문제점이 있다.
종래 외부전극 페이스트는 1종 또는 다른 특성을 가지는 2~3종의 글라스가 포함된 외부전극 페이스트를 도포하고 건조 및 소성하여 외부전극을 형성한다.
이러한 1회 도포 및 소성의 방법에 의하는 경우 외부전극 페이스트 내에 포함된 글라스는 내부전극 및 외부전극의 접착성, 외부전극의 실링(sealing), 구리와의 젖음성, 내산성 등의 기능을 모두 만족시키기 어렵다.
상기와 같은 문제점을 해결하기 위하여, 외부전극 페이스트 제조시 각각의 문제점을 해결하는 2~3종의 글라스를 함께 넣어 페이스트를 제조하기도 한다. 하지만, 각 글라스가 원하는 기능을 적절하게 수행하기 위하여는 외부전극 내에서 각 글라스가 원하는 위치에 존재하여야 하지만, 글라스의 고온 특성상 실제로는 각 글라스가 원하는 위치에 자리잡기 어렵다.
일본공개특허공보 1999-307391
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 도전성 금속을 포함하는 제2 전극층을 포함하며, 상기 제1 전극층의 상기 세라믹 바디의 길이 방향 길이를 A 및 상기 제2 전극층의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤0.5 를 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 그린시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 형성하는 단계, 상기 세라믹 바디의 상하면 및 단부에 제1 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성하는 단계 및 상기 제1 전극층 상에 제2 도전성 금속을 포함하는 제2 전극층을 형성하는 단계를 포함하며, 상기 제1 전극층의 상기 세라믹 바디의 길이 방향 길이를 A 및 상기 제2 전극층의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤0.5 를 만족하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층과 제2 도전성 금속을 포함하는 제2 전극층을 포함하며, 상기 제1 전극층은 상기 세라믹 바디의 상하면 및 단부에 배치되고, 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에 대응하는 제1 전극층의 상부면에 배치함으로써, 글라스 침식에 의한 내습 경로를 차단하고, 바디의 코너부 실링을 강화할 수 있어, 도금액 침투에 따른 신뢰성 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하는 세라믹 바디(110) 및 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함하며, 상기 제1 및 제2 외부전극(131, 132)은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되며, 제2 도전성 금속을 포함하는 제2 전극층(131b, 132b)을 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
이하에서는, 상기 제1 및 제2 외부전극(131, 132)의 구조에 대하여 보다 상세히 설명하도록 한다.
일반적으로 내부전극으로는 니켈을 주재료로 사용하고, 외부전극으로는 구리를 주재료로 사용하는데, 외부전극 페이스트에 글래스를 첨가하면 글래스의 유동성에 편승하여 외부전극 중에 존재하는 구리가 내부전극 쪽으로 용이하게 이동할 수 있다.
내부전극 쪽으로 이동된 구리는 내부전극을 구성하는 원소인 니켈과 만나 소결 과정을 거치면서 구리-니켈 합금을 형성할 수 있다.
이와 같이 구리-니켈 합금이 형성됨으로 인하여 외부전극과 내부전극 사이의 전기적 연결이 이루어질 수 있다.
이러한 특성을 구현하기 위하여 제1 및 제2 외부전극(131, 132)은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층(131a, 132a)을 포함한다.
상기 제1 전극층(131a, 132a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 제1 도전성 금속과 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 양 단면에 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 전극층(131a, 132a)은 상기 제1 도전성 금속 분말에 글라스를 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
한편, 글라스의 구리 젖음성이 좋은 경우에는 글라스가 외부전극 내에 고르게 분산되어 있을 수 있고, 이 경우 도금층이 용이하게 형성될 수 있다.
글라스의 구리 젖음성이 좋다는 것은 글라스가 외부전극 내에서 글라스끼리 뭉치거나 분리되어 있지 아니하고 외부전극 전체에 걸쳐 고르게 분포되어 있어, 외부전극의 표면에 글라스가 용출되지 않는다는 것을 의미한다.
글라스의 구리 젖음성이 나쁘면 글라스는 외부전극의 주재료인 구리와 고르게 섞여서 존재하지 못하고 글라스는 글라스끼리 뭉치려는 경향을 보이고, 결국 글라스는 외부전극의 표면에 용출되며, 이로 인하여 도금층이 형성되기 어렵다.
이러한 특성을 구현하기 위하여 제1 전극층(131a, 132a) 상에 제2 전극층(131b, 132b)을 형성하여, 2층 구조의 외부전극을 설계할 수 있다.
제품의 소형화 및 대용량화 경향에 따라 외부전극 두께가 얇아지면서 외부전극 소성 후 도금 공정에서 도금액이 전극 내부로 침투함으로써 칩의 신뢰성이 저하되는 문제가 있다.
외부전극 내에 존재하는 글라스가 도금액에 대한 내식성이 우수하지 못하기 때문에 도금액에 의하여 글라스가 침식되면서 도금액이 전극 내부로 침투하게 되는 것인데, 외부전극 내 글라스의 도금액에 대한 내식성을 강화함으로써 도금 공정에서 일어날 수 있는 도금액의 전극 내 침투를 막아 칩의 신뢰성을 향상시킬 수 있다.
상기 글라스는 일반적으로 사용되는 것이면 특별히 제한되지 않으며, 예를 들어 규소계 또는 붕소계 산화물을 포함하는 것일 수 있다.
상기 글라스는 치밀도가 높은 특성이 있으나, 글라스와 구리 젖음성이 나빠서 구리와 글라스의 계면으로 투습율이 높아 내습 신뢰성이 저하되는 문제가 있다.
또한, 글라스의 내산성이 취약한 경우 도금 시 글라스 침식으로 인해 바디의 모서리 부분에 도금 끊김이 발생할 수 있으며, 이 부분으로 도금액이나 수분이 침투함으로써 내습 신뢰성이 저하될 수 있다.
본 발명의 일 실시형태에 따르면, 글라스를 포함하지 않거나 미량만을 포함하는 제2 전극층(131b, 132b)을 제1 전극층(131a, 132a) 상에 배치함으로써, 글라스 침식에 의한 내습 경로를 차단하고, 바디의 코너부 실링을 강화할 수 있어, 도금액 침투에 따른 신뢰성 저하를 방지할 수 있다.
구체적으로, 상기 제1 및 제2 외부전극(131, 132)은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층(131a, 132a)과 제2 도전성 금속을 포함하는 제2 전극층(131b, 132b)을 포함하며, 상기 제1 전극층(131a, 132a)은 상기 세라믹 바디(110)의 상하면 및 단부에 배치되고, 제2 전극층(131b, 132b)은 상기 세라믹 바디(110)의 길이 방향 양 단면에 대응하는 제1 전극층(131a, 132a)의 상부면에 배치함으로써, 글라스 침식에 의한 내습 경로를 차단하고, 바디의 코너부 실링을 강화할 수 있어, 도금액 침투에 따른 신뢰성 저하를 방지할 수 있다.
상기 제2 전극층(131b, 132b)은 제2 도전성 금속을 포함할 수 있다.
상기 제2 도전성 금속은 구리(Cu)일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제2 전극층(131b, 132b)은 상기 제2 도전성 금속 분말을 포함하여 마련된 도전성 페이스트를 도포한 후 소성하거나 후술하는 바와 같이, 딥핑 방식과 달리 시트(Sheet) 전사 혹은 패드(Pad) 전사 방식에 의해 형성될 수 있다.
상기 제2 전극층(131b, 132b)은 글라스를 포함하지 않으며, 제2 도전성 금속으로 이루어질 수 있다.
상기 제2 전극층(131b, 132b)은 글라스를 포함하지 않으나 반드시 이에 제한되는 것은 아니며, 소량을 포함할 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 전극층(131b, 132b)은 글라스를 포함하지 않으며, 제2 도전성 금속으로 이루어지고, 세라믹 바디(110)의 길이 방향 양 단면에 대응하는 제1 전극층(131a, 132a)의 상부면에 배치함으로써, 글라스 침식에 의한 내습 경로를 차단하고, 바디의 코너부 실링을 강화할 수 있어, 도금액 침투에 따른 신뢰성 저하를 방지할 수 있다.
상기 제2 전극층(131b, 132b)은 은(Ag)을 더 포함할 수 있다.
상기 제2 전극층(131b, 132b)은 제2 도전성 금속으로서 구리(Cu) 이외에 은(Ag)을 더 포함함으로써, 외부전극 페이스트의 소성 온도를 낮출 수 있어, 구리 확산에 따른 스트레스를 저감할 수 있다. 이로 인하여, 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있다.
도 2 및 도 3을 참조하면, 상기 제1 전극층(131a, 132a)의 상기 세라믹 바디(110)의 길이 방향 길이를 A 및 상기 제2 전극층(131b, 132b)의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤0.5 를 만족한다.
상기 제1 전극층(131a, 132a)의 상기 세라믹 바디(110)의 길이 방향 길이(A) 및 상기 제2 전극층(131b, 132b)의 상기 세라믹 바디(110)의 길이 방향 길이(B)는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 상기 제1 전극층(131a, 132a) 및 제2 전극층(131b, 132b)에 대하여 그 길이를 측정하여 얻을 수 있다.
상기 제1 전극층(131a, 132a)의 상기 세라믹 바디(110)의 길이 방향 길이(A) 및 상기 제2 전극층(131b, 132b)의 상기 세라믹 바디(110)의 길이 방향 길이(B)의 비가 0〈 B/A ≤0.5를 만족하도록 조절함으로써, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 제1 전극층(131a, 132a)의 상기 세라믹 바디(110)의 길이 방향 길이(A) 및 상기 제2 전극층(131b, 132b)의 상기 세라믹 바디(110)의 길이 방향 길이(B)의 비(B/A)가 0.5를 초과하는 경우에는 제2 전극층(131b, 132b)의 세라믹 바디의 길이 방향 및 두께 방향 치수가 증가함으로써, 제품의 소형화를 구현할 수 없다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 그린시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 형성하는 단계, 상기 세라믹 바디의 상하면 및 단부에 제1 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성하는 단계 및 상기 제1 전극층 상에 제2 도전성 금속을 포함하는 제2 전극층을 형성하는 단계를 포함하며, 상기 제1 전극층의 상기 세라믹 바디의 길이 방향 길이를 A 및 상기 제2 전극층의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤ 0.5 를 만족한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 400 내지 500층 적층하여 세라믹 바디(110)를 만들었다.
다음으로, 상기 세라믹 바디의 상하면 및 단부에 제1 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성할 수 있다.
상기 제1 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.
다음으로, 상기 제1 전극층 상에 제2 도전성 금속을 포함하는 제2 전극층을 형성할 수 있다.
제2 전극층은 글라스를 소량 포함할 수 있으나, 글라스를 포함하지 않고 제2 도전성 금속으로 이루어질 수 있다.
구체적으로, 상기 제2 전극층은 제2 도전성 금속 대비 글라스를 3 부피% 미만 포함할 수 있으나, 특히 글라스를 포함하지 않고 제2 도전성 금속으로 이루어질 수 있다.
상기 제2 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu)일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 따르면 상기 제1 전극층(131a, 132a)의 상기 세라믹 바디(110)의 길이 방향 길이를 A 및 상기 제2 전극층(131b, 132b)의 상기 세라믹 바디(110)의 길이 방향 길이를 B라 하면, 0〈 B/A ≤ 0.5 를 만족한다.
상기 제1 전극층(131a, 132a)의 상기 세라믹 바디(110)의 길이 방향 길이(A) 및 상기 제2 전극층(131b, 132b)의 상기 세라믹 바디(110)의 길이 방향 길이(B)의 비가 0〈 B/A ≤ 0.5 을 만족하도록 조절함으로써, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 전극층(131b, 132b)은 딥핑 방식에 의해 상기 제1 전극층(131a, 132a) 상에 형성할 수도 있으며, 제2 도전성 금속을 포함하는 시트를 전사하거나 패드(Pad) 전사 방식에 의해 형성할 수 있다.
상기 딥핑 방식은 종래의 방식과 동일하며, 상기 제2 전극층(131b, 132b)은 상기 세라믹 바디(110)의 길이 방향 양 단면에 대응하는 제1 전극층(131a, 132a)의 상부면에 배치되도록 딥핑하는 방법으로 수행될 수 있다.
제2 도전성 금속을 포함하는 시트를 전사하는 방식은 구체적으로 PET 필름 상에 부착된 제2 도전성 금속을 포함하는 시트를 마련한 후 길이 방향 양 단면에 제1 전극층(131a, 132a)이 배치된 상기 세라믹 바디(110)의 길이 방향의 일 단면을 상기 시트 상에 압력을 가하여 밀착시킴으로써, 시트를 전사하여 (131b, 132b)을 형성한다.
다음으로, 세라믹 바디에 부착된 시트의 불필요한 부분을 제거하기 위하여 PET 필름에 상기 시트가 부착된 세라믹 바디(110)를 가압하여 탄성에 의해 시트의 바디에 부착되지 않은 부분을 제거한다.
이 때, PET 필름에 의해 상기 시트가 세라믹 바디의 모서리 부분에서 커팅(Cutting)되며, 압력 제거시 세라믹 바디의 머릿면에 한하여 제2 도전성 금속을 포함하는 시트가 부착된다.
이 경우, 세라믹 바디에 부착되지 않은 시트 부분은 PET 필름에 남게 되어 별도의 불필요한 시트 제거 공정은 생략될 수 있다.
상기의 방법에 의할 경우, 상기 제2 전극층(131b, 132b)은 상기 세라믹 바디(110)의 길이 방향 양 단면에 대응하는 제1 전극층(131a, 132a)의 상부면에 배치될 수 있다.
이로 인하여, 외부전극의 두께가 감소할 수 있기 때문에, 고용량 적층 세라믹 커패시터를 구현할 수 있다.
상기 제2 전극층(131b, 132b)은 상기 세라믹 바디(110)의 길이 방향 양 단면에 대응하는 제1 전극층(131a, 132a)의 상부면에 배치될 수 있다.
외부전극(131, 132) 중 제2 전극층(131b, 132b)이 상기 세라믹 바디의 길이 방향 양 단면에 대응하는 제1 전극층(131a, 132a)의 상부면에 배치됨으로써, 세라믹 바디(110)의 모서리 부분을 커버할 수 있다.
이로 인하여, 세라믹 바디(110)의 밀폐성(Hermetic Sealing)이 개선되어 도금액 침투에 따른 신뢰성 저하를 막을 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품 110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층 131b, 132b: 제2 전극층

Claims (15)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디; 및
    상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되며, 제2 도전성 금속을 포함하는 제2 전극층을 포함하며,
    상기 제1 전극층의 상기 세라믹 바디의 길이 방향 길이를 A 및 상기 제2 전극층의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤0.5 를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제2 전극층은 글라스를 포함하지 않으며, 제2 도전성 금속으로 이루어진 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 도전성 금속은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제2 도전성 금속은 구리(Cu)인 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 제2 전극층은 은(Ag)을 더 포함하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 전극층은 상기 세라믹 바디의 상하면 및 단부에 배치되고, 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에 대응하는 제1 전극층의 상부면에 배치된 적층 세라믹 전자부품.
  7. 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계;
    도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 그린시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 형성하는 단계;
    상기 세라믹 바디의 상하면 및 단부에 제1 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성하는 단계; 및
    상기 제1 전극층 상에 제2 도전성 금속을 포함하는 제2 전극층을 형성하는 단계;를 포함하며, 상기 제1 전극층의 상기 세라믹 바디의 길이 방향 길이를 A 및 상기 제2 전극층의 상기 세라믹 바디의 길이 방향 길이를 B라 하면, 0〈 B/A ≤0.5 를 만족하는 적층 세라믹 전자부품의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함하는 적층 세라믹 전자부품의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 전극층은 제2 도전성 금속 대비 글라스를 3 부피% 미만 포함하는 적층 세라믹 전자부품의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 전극층은 글라스를 포함하지 않으며, 제2 도전성 금속으로 이루어진 적층 세라믹 전자부품의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 도전성 금속은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조 방법.
  12. 제7항에 있어서,
    상기 제2 도전성 금속은 구리(Cu)인 적층 세라믹 전자부품의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 전극층은 은(Ag)을 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  14. 제7항에 있어서,
    상기 제2 전극층은 상기 제1 전극층 상에 제2 도전성 금속을 포함하는 시트를 전사하여 형성하는 적층 세라믹 전자부품의 제조 방법.
  15. 제7항에 있어서,
    상기 제2 전극층은 상기 세라믹 바디의 길이 방향 양 단면에 대응하는 제1 전극층의 상부면에 배치된 적층 세라믹 전자부품의 제조 방법.
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