KR20150061970A - 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 - Google Patents
기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 Download PDFInfo
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Abstract
본 발명의 일 실시형태에 의하면 유전체층을 포함하며, 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출된 제1 리드를 갖는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출된 제2 리드부를 갖는 제2 내부전극; 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극; 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극; 및 상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층; 을 포함하는 기판 내장용 적층 세라믹 전자부품을 제공할 수 있다.
Description
본 발명은 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판에 관한 것이다.
전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 적층 세라믹 전자부품을 기판 내부에 내장하는 방안이 다양하게 제시되고 있다.
기판 내에 적층 세라믹 전자부품을 내장하는 방법으로는, 기판 재료 자체를 적층 세라믹 전자부품용 유전체 재료로 사용하고 구리 배선 등을 적층 세라믹 전자부품용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 적층 세라믹 전자부품을 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 적층 세라믹 전자부품을 형성하는 방법, 및 적층 세라믹 전자부품을 기판 내에 내장하는 방법 등이 있다.
일반적으로 적층 세라믹 전자부품은 세라믹 재질로 된 복수 개의 유전체층과 이 복수 개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층 세라믹 전자부품을 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 적층 세라믹 전자부품을 구현할 수 있다.
본 발명은 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공하고자 한다.
본 발명의 일 실시형태에 의하면 유전체층을 포함하며, 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출된 제1 리드를 갖는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출된 제2 리드부를 갖는 제2 내부전극; 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극; 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극; 및 상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층; 을 포함하는 기판 내장용 적층 세라믹 전자부품을 제공할 수 있다.
상기 제1 주면의 면적을 a, 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 영역의 면적의 합을 b라고 할 때, b/a는 0.5 이상일 수 있다.
상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 구리(Cu) 금속층을 포함할 수 있으며, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 구리(Cu) 금속층을 포함할 수 있다.
상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 구리(Cu) 금속층을 포함할 수 있고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 구리(Cu) 금속층을 포함할 수 있으며, 상기 제1 및 제2 구리(Cu) 금속층의 두께는 5μm 이상일 수 있다.
상기 세라믹 본체의 두께는 250μm 이하일 수 있다.
상기 실란 코팅층은 에폭시기를 갖는 실란을 포함할 수 있다.
상기 실란 코팅층은 알콕시기를 갖는 실란을 포함할 수 있다.
본 발명의 다른 일 실시형태는 유전체층 및 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 내부전극과 전기적으로 연결되는 외부전극을 마련하는 단계; 및 실란 용액을 이용하여 상기 외부전극의 표면에 실란 코팅층을 형성하는 단계; 를 포함하는 기판 내장용 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
상기 실란 용액에 포함된 실란의 농도는 0.1wt% 내지 5wt% 일 수 있다.
상기 실란 코팅층을 형성하는 단계는 20℃ 내지 80℃에서 수행될 수 있다.
상기 실란 코팅층을 형성하는 단계는 상기 외부전극을 상기 실란 용액에 2 내지 300분 동안 담가 수행될 수 있다.
본 발명의 또 다른 일 실시형태는 절연 기판; 및 유전체층을 포함하고 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체, 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출된 제1 리드를 갖는 제1 내부전극, 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출된 제2 리드부를 갖는 제2 내부전극, 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극, 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극 및 상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층을 포함하며 상기 절연 기판에 내장되는 적층 세라믹 전자부품; 을 포함하는 전자부품 내장형 회로기판을 제공할 수 있다.
상기 제1 주면의 면적을 a, 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 영역의 면적의 합을 b라고 할 때, b/a는 0.5 이상일 수 있다.
상기 실란 코팅층은 에폭시기를 갖는 실란을 포함할 수 있다.
상기 실란 코팅층은 알콕시기를 갖는 실란을 포함할 수 있다.
본 발명의 실시형태에 따르면 적층 세라믹 전자부품과 기판 사이의 들뜸 현상을 개선할 수 있는 접착 특성을 향상된 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조방법을 도시한 순서도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 회로기판을 나타내는 단면도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조방법을 도시한 순서도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 회로기판을 나타내는 단면도이다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하며, 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체(10); 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출되는 제1 내부전극(21); 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출된 제2 리드부를 갖는 제2 내부전극(22); 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극(31); 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극(32); 및 상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층(40); 을 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 절연 기판에 내장되는 형태로 사용되는 기판 내장용 적층 세라믹 전자부품일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 설명하되, 특히 기판 내장용 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 두께 방향으로 서로 마주보는 제1, 제2 주면, 폭 방향으로 서로 마주보는 제1 측면, 제2 측면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(10)의 상면 및 하면으로 표현될 수도 있다.
상기 세라믹 본체(10)의 두께는 250μm 이하일 수 있다.
상기와 같이 세라믹 본체(10)의 두께가 250μm 이하로 제작함으로써, 기판 내장용 적층 세라믹 커패시터로서 적합할 수 있다.
또한, 상기 세라믹 본체(10)의 두께는 상기 제1 주면 및 제2 주면 사이의 거리일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
이러한 세라믹 본체(10)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층으로 구성될 수 있다.
상기 액티브층은 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(21, 22)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
예를 들어, 외부전극이 구리(Cu) 도금층을 별도로 형성하는 경우, 도금액 침투에 따른 내부 전극의 손상이 발생할 수 있으므로 상부 및 하부 커버층의 두께를 두껍게 형성하여, 상기 도금액 침투에 따른 내부 전극의 손상을 막을 수 있다.
한편, 상기 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 상기 제1 및 제2 내부 전극(21, 22)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 양측 단부에는 제1 및 제2 외부전극(31, 32)이 형성될 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장될 수 있으며, 상기 제2 외부전극은 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장될 수 있다.
또는 상기 제1 외부전극은 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면 및 제1, 제2 측면으로 연장될 수 있으며, 상기 제2 외부전극은 제2 단면에서 제1, 제2 주면 및 제1, 제2 측면으로 연장될 수 있다.
도 3은 도 2의 P 영역의 확대도이며, 이하에서는 도 3을 참조하여 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극에 대하여 보다 상세히 설명하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(31)은 상기 제1 내부전극(21)과 전기적으로 연결되는 제1 전극층(31a)과 상기 제1 전극층(31a) 상에 형성되는 제1 금속층(31b)을 포함할 수 있으며 상기 제2 외부전극(32)은 상기 제2 내부전극(22)과 전기적으로 연결되는 제2 전극층(32a)과 상기 제2 전극층(32a) 상에 형성되는 제2 금속층(32b)을 포함할 수 있다.
상기 제1 및 제2 전극층(31a, 32a)은 제1 도전성 금속 및 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 양 단면에 형성될 수 있으며, 상기 제1 및 제2 외부전극(31, 32)이 포함하는 상기 제1 및 제2 전극층(31a, 32a)이 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 전극층(31a, 32a)은 상기 제1 및 제2 내부전극(21, 22)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속으로 형성될 수 있다.
상기 제1 및 제2 전극층(31a, 32a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32)은 상기 제1 및 제2 전극층(31a, 32a) 상에 형성되는 제1 및 제2 금속층(31b, 32b)을 포함할 수 있다.
상기 제1 및 제2 금속층(31b, 32b)은 구리(Cu)로 형성될 수 있다.
일반적으로, 적층 세라믹 커패시터는 인쇄회로기판상에 실장되므로, 통상 외부전극의 최외측은 니켈/주석 도금이 형성된다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 인쇄회로기판 내장용으로서 기판상에 실장을 하지 않으며, 상기 적층 세라믹 커패시터의 상기 제1 외부전극(31) 및 제2 외부전극(32)과 기판의 회로가 구리(Cu) 재질인 비아(via)를 통해 전기적으로 연결된다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 금속층(31b, 32b)은 상기 기판 내의 비아의 재질인 구리(Cu)와 전기적 연결성이 좋은 구리(Cu)로 이루어질 수 있다.
한편, 상기 제1 전극층(31a) 및 제2 전극층(32a)의 경우에도 구리(Cu)를 주성분으로 하고 있으나, 글라스(glass)가 포함되어 있어 기판 내 비아(via) 형성에 사용되는 레이저 가공시 상기 글라스가 포함하는 성분이 상기 레이저를 흡수함으로써, 비아의 가공 깊이를 조절할 수 없는 문제가 있다.
이러한 이유로, 기판 내장용 적층 세라믹 전자부품의 상기 제1 및 제2 금속층(31b, 32b)은 구리(Cu)로 이루어진 구리 금속층 일 수 있다.
상기 제1 및 제2 금속층(31b, 32b)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 도금에 의해 형성될 수 있다.
따라서, 소성 후의 상기 제1 및 제2 금속층(31b, 32b)은 구리(Cu)로만 이루어져 있으며, 글라스 프릿을 포함하지 않기 때문에 기판 내 비아(via) 형성에 사용되는 레이저 가공시 상기 글라스가 포함하는 성분이 상기 레이저를 흡수함으로써, 비아의 가공 깊이를 조절할 수 없는 문제가 발생하지 않는다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 금속층(31b, 32b)의 두께를 tp라 할 때, tp ≥ 5μm 을 만족할 수 있다.
상기 제1 및 제2 금속층(31b, 32b)의 두께(tp)는 tp ≥ 5μm 을 만족할 수 있으나, 이에 제한되는 것은 아니며, 상기 제1 및 제2 금속층(31b, 32b)의 두께(tp)는 15μm 이하일 수 있다.
상기와 같이 제1 및 제2 금속층(31b, 32b)의 두께(tp)가 tp ≥ 5μm 을 만족하며, 15μm 이하가 되도록 조절함으로써, 기판 내의 비아 가공이 우수하며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
제1 및 제2 금속층(31b, 32b)의 두께(tp)가 5μm 미만의 경우에는 후술하는 바와 같이 적층 세라믹 전자부품을 인쇄회로기판에 내장할 때 도전성 비아홀의 가공 시 세라믹 본체(10)까지 도전성 비아홀이 연결되는 불량이 발생되는 문제점이 있다.
제1 및 제2 금속층(31b, 32b)의 두께(tp)가 15μm를 초과하는 경우에는 제1 및 제2 금속층(31b, 32b)의 응력에 의해 세라믹 본체(10)에 크랙이 발생할 수 있다.
본 발명의 일 실시형태에 따르면 상기 제1 외부전극(31) 및 제2 외부전극(32)의 표면에는 실란 코팅층(40)이 형성될 수 있다.
본 발명의 일 실시형태에 따르면 상기 실란 코팅층(40)은 실란(silane)으로 이루어질 수 있다.
상기 실란(silane)은 수소화 규소(SinH2n +2) 및 수소화 규소의 수소 원자가 다른 작용기로 치환된 유기화합물을 포함하는 의미로 사용될 수 있으며, 상기 n은 1 내지 6 일 수 있다.
기판 내장용 적층 세라믹 커패시터의 경우 수지 조성물이 적층 세라믹 커패시터를 매립하도록 한 다음 상기 수지 조성물을 경화시켜 기판에 내장될 수 있다.
적층 세라믹 커패시터가 기판에 내장된 경우 커패시터와 기판은 밀착되어야 하며, 적층 세라믹 커패시터와 기판이 밀착되지 않고 적층 세라믹 커패시터와 기판 사이에 미세한 공간이 형성되는 들뜸 불량이 발생하는 경우 적층 세라믹 커패시터의 외부전극과 도전성 비아가 분리되거나 기판 내부의 배선 간 접속 불량이나 단락(short)이 발생할 수 있다. 특히 주성분이 금속인 외부전극의 경우 절연 물질인 기판과의 접착력이 약해 외부전극의 면적이 증가하는 경우 적층 세라믹 커패시터와 기판 사이에 딜라미네이션이 발생하는 들뜸 불량이 더욱 쉽게 발생할 수 있다.
하지만 본 발명의 일 실시형태와 같이 상기 외부전극(31, 32)의 표면에 실란 코팅층(40)을 형성하는 경우, 적층 세라믹 전자부품과 기판 사이의 접촉성 및 밀착력을 향상시켜 들뜸 불량의 발생을 감소시킬 수 있다.
본 발명의 일 실시형태에 의하면, 상기 실란은 에폭시(epoxy)기를 포함할 수 있다. 예를 들어, 수소화 규소(SinH2n +2)에 포함된 수소 중 하나 이상의 수소가 에폭시기로 치환된 실란일 수 있다.
에폭시기를 포함하는 실란으로 실란 코팅층을 형성하는 경우 에폭시 계열 기판과 적층 세라믹 전자부품 사이의 결합력을 향상시킬 수 있다.
본 발명의 일 실시형태에 의하면, 상기 실란은 알콕시(Alkoxy)기를 포함할 수 있다. 예를 들어, 수소화 규소(SinH2n +2)에 포함된 수소 중 하나 이상의 수소가 알콕시기로 치환될 실란일 수 있다.
본 발명의 일 실시형태에 의하면, 상기 실란은 에폭시기와 알콕시기를 포함할 수 있다. 예를 들어, SiH4에 포함된 수소 중 하나의 수소는 에폭시기로 치환되고 3개의 수소는 알콕시기로 치환된 실란일 수 있다.
예를 들어, 상기 실란은 3-Glycidoxypropyltriethoxysilane, 3-Glycidoxypropyltrimethoxysilane 및 [3-(Trimethoxysilyl)propyl]- ethylenediamine 중 하나 이상일 수 있다.
본 발명의 일 실시형태에 의하면, 상기 실란코팅층의 두께(ts)는 100nm 이하일 수 있다. 보다 바람직하게 상기 실란 코팅층의 두께는 0.5nm 내지 20nm 일 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제1 주면의 면적을 a, 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 영역의 면적의 합을 b라고 할 때, b/a는 0.5 이상일 수 있다.
다시 말해, 상기 제1 주면의 면적을 a, 상기 제1 주면 중 제1 외부전극이 형성되어 있는 영역의 면적과 제2 외부전극이 형성되어 있는 영역의 면적의 합을 b 라고할 때 b/a는 0.5 이상일 수 있다.
적층 세라믹 커패시터의 기판 내장시 세라믹 본체의 제1 및 제2 주면에 형성된 외부전극과 도전성 비아의 연결을 통해 적층 세라믹 커패시터와 기판의 배선패턴이 전기적으로 연결될 수 있다. 본 발명의 일 실시형태에 의하면, 상기 b/a가 0.5 이상이 되도록 외부전극을 형성함으로써, 적층 세라믹 커패시터의 기판 내장 시 비아와 접촉할 수 있는 외부전극의 면적이 충분히 확보되어 적층 세라믹 커패시터의 외부전극과 비아와의 접촉성을 향상시킬 수 있다.
즉, 적층 세라믹 커패시터의 외부전극과 비아가 전기적으로 연결되지 않는 접촉 불량의 발생을 감소시킬 수 있다.
또한 b/a가 0.5 이상이 되도록 외부전극(31, 32)을 형성하는 경우, 외부전극과 기판의 접착면적이 증가하여 외부전극에 형성된 실란 코팅층(40)에 의한 접착력 향상 효과가 증가되며, 이로 인해 적층 세라믹 커패시터와 기판 사이에 발생하는 들뜸 불량이 더욱 개선될 수 있다.
또한 본 발명의 일 실시형태에 의하면 제1 및 제2 외부전극은 세라믹 본체의 제1 주면으로 연장된 만큼 세라믹 본체의 제2 주면, 제1 측면 및 제2 측면으로 연장될 수 있으며, 이 경우 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면의 면적을 c, 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면 중 외부전극이 형성된 영역의 면적을 d라고 할 때, d/c≥0.5 일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
도 4는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조방법을 도시한 순서도이다.
도 4에 도시된 바와 같이 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체층 및 내부전극을 포함하는 세라믹 본체를 마련하는 단계(S1); 상기 내부전극과 전기적으로 연결되는 외부전극을 마련하는 단계(S2); 및 실란 용액을 이용하여 상기 외부전극의 표면에 실란 코팅층을 형성하는 단계(S3);를 포함할 수 있다.
본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 400 내지 500층 적층하여 세라믹 본체(10)를 제작할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 및 제2 내부전극(21, 22)은 상기 세라믹 본체(10)의 양 단면으로 각각 노출되도록 형성될 수 있다.
다음으로, 상기 세라믹 본체(10)의 단부에 제1 도전성 금속 및 글라스를 포함하는 제1 전극층 및 제2 전극층을 형성할 수 있다.
상기 제1 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층은 상기 세라믹 본체의 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있으며, 상기 세라믹 본체의 제1, 제2 주면으로 연장될 수 있다.
다음으로, 상기 제1 전극층 및 제2 전극층 상에 제2 도전성 금속으로 이루어진 도금층을 형성할 수 있다.
상기 제2 도전성 금속은 도전성 비아와의 연결성 향상을 위해 도전성 비아와 동일한 금속을 사용할 수 있으며, 이는 구리(Cu)일 수 있다.
상기 도금층은 제1 및 제2 금속층일 수 있다.
다음으로, 상기 제1 및 제2 외부전극의 표면에 실란 코팅층을 형성할 수 있다. 예를 들어, 상기 제1 및 제2 외부전극의 최외층이 제1 및 제2 금속층인 경우 상기 금속층의 표면에 실란 코팅층이 형성될 수 있다.
상기 실란 코팅층은 0.1wt% 내지 5wt%의 실란 용액을 이용한 코팅 공정에의해 형성될 수 있다. 상기 실란 용액에 포함된 실란은 에폭시기를 포함하는 실란일 수 있으며, 예를 들어, 3-Glycidoxypropyltriethoxysilane, 3-Glycidoxypropyltrimethoxysilane 및 [3-(Trimethoxysilyl)propyl]- ethylenediamine 중 하나 이상을 포함할 수 있다.
상기 실란 용액의 용매는 이에 제한되는 것은 아니나 에탄올, 메탄올 및 순수 중 하나 이상을 포함할 수 있다.
20℃ 내지 80℃의 실란 용액에 2분 내지 300분 동안 적층 세라믹 커패시터의 외부전극을 침지시켜 적층 세라믹 커패시터 외부전극의 표면에 실란 코팅층을 형성한다.
다시 말해, 실란 코팅층 형성 시 사용되는 실란 용액의 실란 농도는 0.1wt% 내지 5wt%, 온도는 20℃ 내지 80℃, 코팅 시간은 2분 내지 300분인 것이 바람직하다.
실란 농도가 0.1wt% 미만인 실란 용액을 사용하여 실란 코팅층을 형성하는 경우 실란 코팅층으로 인한 적층 세라믹 커패시터의 외부전극과 기판 사이의 접착강도가 증가 효과가 미미하여 않아 들뜸 불량이 발생할 수 있으며, 상기 실란 농도가 5wt%를 초과하는 경우 복수의 적층 세라믹 커패시터의 가공과정에서 적층 세라믹 커패시터끼리 붙어 버리는 칩 붙음 불량이 발생할 수 있다.
실란 코팅층 형성 시 실란 코팅 온도가 20℃ 미만이거나 코팅 시간이 2분 미만인 경우, 외부전극과 기판 사이의 접착 강도가 확보되지 않아 들뜸 불량이 발생할 수 있으며, 실란 코팅 온도가 80℃를 초과하거나 코팅 시간이 300분을 초과하는 경우, 칩 붙음 불량이 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 실란 코팅층 형성 후 적층 세라믹 커패시터를 세척 및 건조하는 단계를 더 포함할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
이하, 실험 예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실험 예 1)
본 실험 예 1에서는 본 발명의 일 실시 형태에 따라 기판 내장용 적층 세라믹 전자부품의 외부전극에 실란 코팅층 형성 시, 실란 코팅액의 농도, 코팅 온도 및 코팅 시간에 따른 적층 세라믹 전자부품과 기판의 접착강도 및 적층 세라믹 전자부품 간 칩 붙음 불량을 조사하였다.
하기 표 1은 적층 세라믹 커패시터의 외부전극에 실란 코팅층 형성 시 실란 용액에 포함된 실란의 농도를 달리하여 실란 코팅층이 형성된 적층 세라믹 커패시터에 대하여, 적층 세라믹 커패시터와 기판과의 접착강도 및 적층 세라믹 커패시터 간의 칩 붙음 불량 발생률을 조사한 결과를 나타낸다. 표 1의 실험 예에서 실란 코팅 시간은 20분, 코팅 온도는 60℃로 하여 수행되었다. 또한 실란 용액은 실란으로 3-Glycidoxypropyltrimethoxysilane를 사용하였으며, 용매로 순수(H2O)를 사용하였다.
| 샘플 | 실란 용액 중 실란 농도(wt%) | 접착강도(gf) | 칩 붙음 불량 | 판정 | |
| 1 | 0 | 1006 | 0/2000 | × | |
| 2 | 0.01 | 1156 | 0/2000 | × | |
| 3 | 0.02 | 1205 | 0/2000 | × | |
| 4 | 0.03 | 1221 | 0/2000 | × | |
| 5 | 0.04 | 1211 | 0/2000 | × | |
| 6 | 0.05 | 1209 | 0/2000 | × | |
| 7 | 0.07 | 1239 | 0/2000 | × | |
| 8 | 0.09 | 1274 | 0/2000 | × | |
| 9 | 0.10 | 1606 | 0/2000 | ○ | |
| 10 | 0.15 | 1651 | 0/2000 | ○ | |
| 11 | 0.20 | 1703 | 0/2000 | ○ | |
| 12 | 0.30 | 1790 | 0/2000 | ○ | |
| 13 | 0.50 | 1823 | 0/2000 | ○ | |
| 14 | 0.75 | 1893 | 0/2000 | ○ | |
| 15 | 1.00 | 1902 | 0/2000 | ◎ | |
| 16 | 1.50 | 1900 | 0/2000 | ◎ | |
| 17 | 1.75 | 1904 | 0/2000 | ◎ | |
| 18 | 2.00 | 1960 | 0/2000 | ◎ | |
| 19 | 2.25 | 1959 | 0/2000 | ◎ | |
| 20 | 2.50 | 1954 | 0/2000 | ◎ | |
| 21 | 2.75 | 1957 | 0/2000 | ◎ | |
| 22 | 3.00 | 1955 | 0/2000 | ◎ | |
| 23 | 3.25 | 1959 | 0/2000 | ◎ | |
| 24 | 3.50 | 1954 | 0/2000 | ◎ | |
| 25 | 3.75 | 1978 | 0/2000 | ◎ | |
| 26 | 4.00 | 1977 | 0/2000 | ◎ | |
| 27 | 4.25 | 1974 | 0/2000 | ◎ | |
| 28 | 4.50 | 1971 | 0/2000 | ◎ | |
| 29 | 4.75 | 1976 | 0/2000 | ◎ | |
| 30 | 5.00 | 1973 | 0/2000 | ◎ | |
| 31 | 5.25 | 2001 | 12/2000 | × | |
| 32 | 5.50 | 2001 | 20/2000 | × | |
| 33 | 5.75 | 2009 | 19/2000 | × | |
| 34 | 6.00 | 2000 | 24/2000 | × | |
◎ : 매우 양호
○ : 양호
× : 불량
상기 표 1에 도시된 바와 같이 실란 용액 내 실란의 농도가 0.1wt% 미만인 경우 적층 세라믹 전자부품과 기판 사이의 접착강도가 확보되지 않아 들뜸 불량이 발생하는 문제가 있으며, 실란 용액내 실란의 농도가 5wt%를 초과하는 경우 적층 세라믹 전자부품 간 칩 붙음 불량이 발생하는 문제가 있을 수 있다.
하기 표 2 및 표 3은 적층 세라믹 커패시터의 외부전극에 실란 코팅층 형성 시 실란 코팅 온도 또는 실란 코팅 시간을 달리하여 실란 코팅층이 형성된 적층 세라믹 커패시터에 대하여, 적층 세라믹 커패시터와 기판과의 접착강도 및 적층 세라믹 커패시터 간의 칩 붙음 불량 발생률을 조사한 결과를 나타낸다.
하기 표 2의 실험 예에서 사용된 실란 용액은 실란으로 3-Glycidoxypropyltrimethoxysilane를, 용매로 순수를 포함하며, 실란 용액 내 실란의 농도는 2wt%, 실란 코팅 시간은 20분으로 하여 적층 세라믹 커패시터의 외부전극에 실란 코팅층을 형성한 뒤 특성을 평가하였다.
| 샘플 | 코팅 온도(℃) | 접착강도(gf) | 칩 붙음 불량 | 판정 |
| 35 | 10 | 1221 | 0/2000 | × |
| 36 | 15 | 1310 | 0/2000 | × |
| 37 | 20 | 1569 | 0/2000 | ○ |
| 38 | 25 | 1621 | 0/2000 | ○ |
| 39 | 30 | 1725 | 0/2000 | ○ |
| 40 | 35 | 1698 | 0/2000 | ○ |
| 41 | 40 | 1740 | 0/2000 | ◎ |
| 42 | 45 | 1752 | 0/2000 | ◎ |
| 43 | 50 | 1843 | 0/2000 | ◎ |
| 44 | 55 | 1895 | 0/2000 | ◎ |
| 45 | 60 | 1960 | 0/2000 | ◎ |
| 46 | 65 | 1921 | 0/2000 | ◎ |
| 47 | 70 | 1895 | 0/2000 | ○ |
| 48 | 75 | 1954 | 0/2000 | ○ |
| 49 | 80 | 1895 | 0/2000 | ○ |
| 50 | 85 | 1835 | 2/2000 | × |
| 51 | 90 | 1845 | 2/2000 | × |
| 52 | 95 | - | 1800/2000 | × |
| 53 | 100 | - | 1900/2000 | × |
◎ : 매우 양호
○ : 양호
× : 불량
(샘플 52, 53은 칩붙음 과다로 접착강도를 평가하지 않음)
하기 표 3의 실험 예에서 사용된 실란 용액은 실란으로 3-Glycidoxypropyltrimethoxysilane를, 용매로 순수를 포함하며, 실란 용액 내 실란의 농도는 2wt%, 실란 코팅 온도는 60℃로 하여 적층 세라믹 커패시터의 외부전극에 실란 코팅층을 형성한 뒤 특성을 평가하였다.
| 샘플 | 코팅 시간(분) | 접착강도(gf) | 칩 붙음 불량 | 판정 |
| 54 | 0.50 | 1015 | 0/2000 | × |
| 55 | 1 | 1134 | 0/2000 | × |
| 56 | 2 | 1621 | 0/2000 | ○ |
| 57 | 2.5 | 1741 | 0/2000 | ◎ |
| 58 | 5 | 1815 | 0/2000 | ◎ |
| 59 | 7.5 | 1798 | 0/2000 | ◎ |
| 60 | 10 | 1864 | 0/2000 | ◎ |
| 61 | 15 | 1924 | 0/2000 | ◎ |
| 62 | 20 | 1960 | 0/2000 | ◎ |
| 63 | 30 | 1975 | 0/2000 | ◎ |
| 64 | 60 | 1968 | 0/2000 | ◎ |
| 65 | 120 | 1921 | 0/2000 | ◎ |
| 66 | 180 | 1942 | 0/2000 | ◎ |
| 67 | 240 | 1910 | 0/2000 | ◎ |
| 68 | 300 | 1895 | 0/2000 | ◎ |
| 69 | 360 | 1912 | 2/2000 | × |
| 70 | 420 | 1893 | 2/2000 | × |
| 71 | 480 | - | 23/2000 | × |
| 72 | 540 | - | 32/2000 | × |
◎ : 매우 양호
○ : 양호
× : 불량
(샘플 71, 72는 칩붙음 과다로 접착강도를 평가하지 않음)
상기 표 2 및 표 3에 나타난 바와 같이 코팅 온도가 20℃ 미만이거나 코팅 시간이 2분 미만인 경우에는 접착 강도가 확보되지 않아 들뜸 불량이 발생할 수 있으며, 코팅 온도가 80℃를 초과하거나 코팅 시간이 300분을 초과하는 경우 칩 붙음 불량이 발생할 수 있음을 알 수 있다.
실험 예 2)
본 실험 예 2에서는 본 발명의 일 실시형태에 따라, 외부전극의 표면에 실란 코팅층이 형성된 기판 내장용 적층 세라믹 커패시터의 세라믹 본체에서 외부전극이 차지하는 면적비에 따른 적층 세라믹 커패시터와 기판 사이의 접착력을 평가하였으며, 그 결과는 하기 표 4와 같다.
구체적으로 하기 표 4는 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면의 면적에 대한 제1, 제2 주면 및 제1, 제2 측면에 제1 및 제2 외부전극이 형성된 면적의 비(이하 외부전극 면적비)에 따른 적층 세라믹 커패시터와 기판 사이의 접착력을 조사하여 평가한 데이터이다.
표 4의 실험 예에서 제1 및 제2 외부전극은 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면으로 동일한 길이 및 면적으로 연장되었으므로, 상기 외부전극 면적비는 세라믹 본체의 제1 주면의 면적을 a, 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 영역의 면적의 합을 b라고 할 때 b/a로 볼 수 있다.
| 샘플 | 외부전극 면적 비(b/a) | 접착력 평가(들뜸 불량) |
| 73 | 0.2 | × |
| 74 | 0.25 | × |
| 75 | 0.3 | × |
| 76 | 0.35 | × |
| 77 | 0.4 | × |
| 78 | 0.45 | × |
| 79 | 0.5 | ○ |
| 80 | 0.55 | ○ |
| 81 | 0.6 | ○ |
| 82 | 0.65 | ○ |
| 83 | 0.7 | ○ |
| 84 | 0.75 | ○ |
| 85 | 0.8 | ○ |
| 86 | 0.85 | ○ |
| 87 | 0.9 | ○ |
○ : 양호
× : 불량
상기 표 4에 도시된 바와 같이 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면에서의 외부전극 면적 비(b/a)가 0.5 미만인 경우 외부전극에 형성된 실란 코팅층에 의한 접착력 향상의 영향력이 미미하여 접착력이 낮고, 들뜸 불량이 발생하는 문제가 있으나, 세라믹 본체의 제1, 제2 주면 및 제1, 제2 측면에서의 외부전극 면적 비(b/a)가 0.5 이상인 경우 외부전극에 형성된 실란 코팅층에 의해 접착력이 향상되어 들뜸 불량의 발생을 감소시킬 수 있다.
적층 세라믹 전자부품 내장형 인쇄회로기판
도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 회로기판을 나타내는 단면도이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판(100)은 절연기판(110); 및 유전체층(11)을 포함하고 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체(10), 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출되는 제1 내부전극(21), 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출되는 제2 내부전극(22), 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극(31), 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극(32) 및 상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층(40)을 포함하며 상기 절연 기판에 내장되는 적층 세라믹 전자부품; 을 포함할 수 있다.
상기 절연기판(110)은 적층 세라믹 커패시터를 내장할 수 있는 절연층(120)이 포함된 구조로 이루어지며, 필요에 따라 도 5에 예시된 바와 같이 다양한 형태의 층간회로를 구성하는 도전성 패턴(130) 및 도전성 비아(140)을 포함할 수 있다. 이러한 절연 기판(110)은, 내부에 적층 세라믹 전자부품을 포함하는 인쇄회로기판(100)일 수 있다.
상기 적층 세라믹 전자부품은 인쇄회로기판(100)에 삽입된 후 인쇄회로기판(100)의 열처리 등과 같은 후공정 진행 중의 여러 가혹환경을 동일하게 경험하게 된다.
특히 열처리 공정에서 인쇄회로기판(100)의 수축 및 팽창은 인쇄회로기판(100) 내부에 삽입된 적층 세라믹 전자부품에 직접적으로 전달되어 적층 세라믹 전자부품과 인쇄회로기판(100)의 접착면에 스트레스를 가하게 된다.
적층 세라믹 전자부품과 인쇄회로기판(100)의 접착면에 인가된 스트레스가 접착강도보다 높을 경우 접착면이 떨어지는 들뜸 불량을 발생시키게 된다.
하지만 본 발명의 일 실시형태에 따르면 외부전극 상에 형성된 실란 코팅층으로 인해 적층 세라믹 전자부품과 인쇄회로기판 사이의 접착력이 강화되어 들뜸 불량의 발생을 감소시킬 수 있다.
그 외의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판의 특징과 동일하므로 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 적층 세라믹 커패시터
10: 세라믹 본체
11: 유전체층
21, 22: 제1 및 제2 내부전극
31, 32: 제1, 제2 외부전극
31a, 32a: 제1, 제2 전극층
31b, 32b: 제1, 제2 금속층
40: 실란 코팅층
100: 인쇄회로기판
110: 절연기판
120: 절연층
130: 도전성 패턴
140: 도전성 비아
10: 세라믹 본체
11: 유전체층
21, 22: 제1 및 제2 내부전극
31, 32: 제1, 제2 외부전극
31a, 32a: 제1, 제2 전극층
31b, 32b: 제1, 제2 금속층
40: 실란 코팅층
100: 인쇄회로기판
110: 절연기판
120: 절연층
130: 도전성 패턴
140: 도전성 비아
Claims (15)
- 유전체층을 포함하며, 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출되는 제1 내부전극;
상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출되는 제2 내부전극;
상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극;
상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극; 및
상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층; 을 포함하는 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 주면의 면적을 a, 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 영역의 면적의 합을 b라고 할 때, b/a는 0.5 이상인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하는 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 외부전극은 제1 전극층 및 상기 제1 전극층 상에 형성된 제1 금속층을 포함하고, 상기 제2 외부전극은 제2 전극층 및 상기 제2 전극층 상에 형성된 제2 금속층을 포함하며, 상기 제1 및 제2 금속층의 두께는 5μm 이상인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 세라믹 본체의 두께는 250μm 이하인 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 실란 코팅층은 에폭시기를 갖는 실란을 포함하는 기판 내장용 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 실란 코팅층은 알콕시기를 갖는 실란을 포함하는 기판 내장용 적층 세라믹 전자부품.
- 유전체층 및 내부전극을 포함하는 세라믹 본체를 마련하는 단계;
상기 내부전극과 전기적으로 연결되는 외부전극을 마련하는 단계; 및
실란 용액을 이용하여 상기 외부전극의 표면에 실란 코팅층을 형성하는 단계; 를 포함하는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 실란 용액에 포함된 실란의 농도는 0.1wt% 내지 5wt%인 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 실란 코팅층을 형성하는 단계는 20℃ 내지 80℃에서 수행되는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 실란 코팅층을 형성하는 단계는 상기 외부전극을 상기 실란 용액에 2 내지 300분 동안 담가 수행되는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 절연 기판; 및
유전체층을 포함하고 두께 방향으로 서로 마주보는 제1, 제2 주면 및 길이 방향으로 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체, 상기 세라믹 본체 내에서 상기 유전체층 상에 형성되며 상기 제1 단면으로 노출되는 제1 내부전극, 상기 유전체층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며 상기 제2 단면으로 노출되는 제2 내부전극, 상기 세라믹 본체의 제1 단면에서 제1, 제2 주면으로 연장 형성된 제1 외부전극, 상기 세라믹 본체의 제2 단면에서 제1, 제2 주면으로 연장 형성된 제2 외부전극 및 상기 제1 외부전극 및 제2 외부전극의 표면에 형성된 실란 코팅층을 포함하며 상기 절연 기판에 내장되는 적층 세라믹 전자부품; 을 포함하는 전자부품 내장형 회로기판.
- 제12항에 있어서,
상기 제1 주면의 면적을 a, 상기 제1 외부전극 및 제2 외부전극이 상기 제1 주면으로 연장된 영역의 면적의 합을 b라고 할 때, b/a는 0.5 이상인 전자부품 내장형 회로기판.
- 제12항에 있어서,
상기 실란 코팅층은 에폭시기를 갖는 실란을 포함하는 전자부품 내장형 회로기판.
- 제12항에 있어서,
상기 실란 코팅층은 알콕시기를 갖는 실란을 포함하는 전자부품 내장형 회로기판.
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