JP2016034035A - 基板内蔵用積層セラミック電子部品及びそれを備える印刷回路基板 - Google Patents
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Abstract
【課題】積層セラミック電子部品と基板との間の剥離現象を改善するための接着特性を向上させた、基板内蔵用積層セラミック電子部品、その基板内蔵用積層セラミック電子部品を備える印刷回路基板を提供する。
【解決手段】積層セラミック電子部品は、誘電体層を含むセラミック本体と、上記誘電体層を挟んで互いに対向するように配置される第１内部電極及び第２内部電極と、上記セラミック本体の外側に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極と、上記第１外部電極及び第２外部電極上に形成されるメッキ層と、を含み、上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である。
【選択図】図２
【解決手段】積層セラミック電子部品は、誘電体層を含むセラミック本体と、上記誘電体層を挟んで互いに対向するように配置される第１内部電極及び第２内部電極と、上記セラミック本体の外側に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極と、上記第１外部電極及び第２外部電極上に形成されるメッキ層と、を含み、上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である。
【選択図】図２
Description
本発明は、基板内蔵用積層セラミック電子部品及びその製造方法、基板内蔵用積層セラミック電子部品を備える印刷回路基板に関する。
電子回路の高密度化及び高集積化に伴い、印刷回路基板に実装される受動素子の実装空間が不足し、これを解決するために、基板内に内蔵する部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ ｄｅｖｉｃｅ）を具現するための努力がなされている。特に、容量性部品として用いられる積層セラミック電子部品を基板内部に内蔵するための様々な方法が提示されている。
基板内に積層セラミック電子部品を内蔵する方法としては、基板材料自体を積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法が挙げられる。また、基板内蔵用積層セラミック電子部品を具現するための他の方法としては、高誘電率の高分子シート又は薄膜の誘電体を基板内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法などが挙げられる。
通常、積層セラミック電子部品は、セラミック材質からなる複数個の誘電体層と、この複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内部に配置することで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板内部に挿入した後、基板配線と積層セラミック電子部品の外部電極を連結するためにレーザを用いて上部積層板及び下部積層板にビアホール（ｖｉａ ｈｏｌｅ）を穿孔しなければならない。このようなレーザ加工は、印刷回路基板の製造コストをかなり増加させる要因になる。
基板内蔵用積層セラミック電子部品を基板に埋め込む過程において、エポキシ樹脂を硬化させ、金属電極の結晶化のための熱処理工程を施すが、この際、エポキシ樹脂、金属電極、積層セラミック電子部品のセラミックなどの熱膨張係数（ＣＴＥ）の差又は基板の熱膨張により、基板と積層セラミック電子部品の接着面に欠陥が生じ得る。このような欠陥は、信頼性試験過程で接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）の不良を発生させるという問題点がある。
本発明の目的は、積層セラミック電子部品と基板との間の剥離現象を改善するための接着特性を向上させることにあり、積層セラミック電子部品のセラミック表面とメッキ層の表面粗度を調節して積層セラミック電子部品と基板との間の剥離現象を防止することにある。
本発明の一実施形態は、誘電体層を含むセラミック本体と、上記誘電体層を挟んで互いに対向するように配置される第１内部電極及び第２内部電極と、上記セラミック本体の外側に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極と、上記第１外部電極及び第２外部電極上に形成されるメッキ層と、を含み、上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である基板内蔵用積層セラミック電子部品を提供する。
上記セラミック本体の表面粗度が、７００ｎｍ以上、セラミックカバーシートの厚さ以下であることができる。
上記メッキ層の表面粗度が、５００ｎｍ以上、メッキ層の厚さ以下であることができる。
上記セラミックカバーシートの厚さが、１μｍ以上、３０μｍ以下であることができる。
上記メッキ層の厚さが、４μｍを超え、１５μｍ未満であることができる。
本発明の他の実施形態は、誘電体層を含むセラミックグリーンシートを準備する段階と、導電性金属粉末及びセラミック粉末を含む内部電極用導電性ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、内部に互いに対向するように配置される第１内部電極及び第２内部電極を含むセラミック本体を形成する段階と、上記セラミック本体の上面及び下面にサンドペーパーを挿入して積層し、圧着する段階と、上記セラミック本体のサンドペーパーを除去した後、焼成する段階と、上記セラミック本体の上下面及び端部に第１外部電極及び第２外部電極を形成する段階と、上記第１外部電極及び第２外部電極上にメッキ層を形成する段階と、上記セラミック本体と第１外部電極及び第２外部電極上のメッキ層にサンドブラスター工法を適用して表面粗度を調節する段階と、を含み、上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である基板内蔵用積層セラミック電子部品の製造方法を提供する。
上記セラミック本体の表面粗度が、７００ｎｍ以上、セラミックカバーシートの厚さ以下であることができる。
上記メッキ層の表面粗度が、５００ｎｍ以上、メッキ層の厚さ以下であることができる。
上記セラミックカバーシートの厚さが、１μｍ以上、３０μｍ以下であることができる。
上記メッキ層の厚さが、４μｍを超え、１５μｍ未満であることができる。
本発明のさらに他の実施形態は、絶縁基板と、誘電体層を含むセラミック本体、上記誘電体層を挟んで互いに対向するように配置される第１内部電極及び第２内部電極、上記セラミック本体の外側に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極、上記第１外部電極及び第２外部電極上に形成されるメッキ層を含み、上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型の印刷回路基板を提供する。
上記セラミック本体の表面粗度が、７００ｎｍ以上、セラミックカバーシートの厚さ以下であることができる。
上記メッキ層の表面粗度が、５００ｎｍ以上、メッキ層の厚さ以下であることができる。
上記セラミックカバーシートの厚さが、１μｍ以上、３０μｍ以下であることができる。
上記メッキ層の厚さが、４μｍを超え、１５μｍ未満であることができる。
本発明によると、セラミック本体の圧着時に、セラミック本体の表面にサンドペーパーを挿入してサンドペーパーの粗度をセラミック本体に転写し、外部電極をメッキしてメッキ層を形成することにより、積層セラミック電子部品のセラミック表面とメッキ層の表面粗度を調節して積層セラミック電子部品と基板との間の剥離現象を改善する接着特性を向上させることができる。
本発明の実施形態は、様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがあり、図面において同一の符号で表示される要素は同一の要素である。
明細書の全体において、ある部分がある構成要素を「含む」ということは、特に反対される記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができるということを意味する。
なお、本発明を明確に説明するために、図面において説明と関係のない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示しており、明細書の全体にわたり類似する部分に対しては類似する図面符号をつけた。
以下、添付の図面を参照して本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
図２は図１のＢ‐Ｂ’断面図である。
図３は図２のＡ領域の拡大図である。
図１から図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、上記誘電体層１を挟んで互いに対向するように配置される第１内部電極２１及び第２内部電極２２と、上記セラミック本体１０の外側に形成され、上記第１内部電極２１に電気的に連結される第１外部電極３１及び上記第２内部電極２２に電気的に連結される第２外部電極３２と、上記第１外部電極３１及び第２外部電極３２上に形成されるメッキ層３３と、を含み、上記セラミック本体１０の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ５０以下であり、上記第１外部電極３１及び第２外部電極３２の表面粗度が、３００ｎｍ以上、メッキ層３３の厚さ以下を満たすことができる。
以下、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシタで説明するが、これに制限されるものではない。
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち「積層方向」と同一の概念として使用することができる。
本発明の一実施形態によると、上記誘電体層１を形成する原料は十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
上記誘電体層１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加することができる。
上記誘電体層１の形成に用いられるセラミック粉末の平均粒径は特に制限されず、本発明の目的を達成するために調節することができ、例えば、４００ｎｍ以下に調節してもよい。
上記第１及び第２内部電極２１、２２を形成する材料は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）の何れか一つ以上の物質からなる導電性ペーストを用いて形成することができる。
静電容量の形成のために第１及び第２外部電極３１、３２が上記セラミック本体１０の外側に形成されることができ、上記第１及び第２内部電極２１、２２に電気的に連結されることができる。
上記第１及び第２外部電極３１、３２は上記第１及び第２内部電極２１、２２と同一材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。
上記第１及び第２外部電極３１、３２は、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後、焼成することで形成することができる。
図２及び図３を参照すると、本発明の一実施形態である積層セラミック電子部品において、上記セラミック本体１０の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ５０以下であり、上記メッキ層３３の表面粗度が、３００ｎｍ以上、メッキ層３３の厚さ以下であることができる。
上記セラミック本体１０は、静電容量の形成に寄与する容量形成部と、上記容量形成部の上下面のうち少なくとも一面に提供されるカバー層と、を含み、上記セラミックカバーシートとは上記カバー層を意味し、上記セラミックカバーシートの厚さ５０とは上記カバー層の厚さを意味することができる。
上記セラミック本体１０の表面粗度が５００ｎｍ以下、且つ上記メッキ層３３の表面粗度が３００ｎｍ以下である場合には、積層セラミック電子部品と基板との間の剥離現象が改善されず、上記セラミック本体１０の表面粗度がセラミックカバーシートの厚さ５０以上、且つメッキ層３３の表面粗度がメッキ層３３の厚さ以上である場合にはクラックが生じ得る。
また、上記セラミック本体１０の表面粗度が７００ｎｍ以上、セラミックカバーシートの厚さ５０以下であり、上記メッキ層３３の表面粗度が５００ｎｍ以上、メッキ層３３の厚さ以下であることが、積層セラミック電子部品と基板との間の剥離現象を改善し、クラックを防止するために好ましい。
表面粗度とは、金属表面を加工する際に表面に生じる微細な凹凸の程度を意味し、表面粗さとも言う。表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、さびなどによって生じるものであり、粗さの程度を表すために、表面を切断してその断面を見ると、ある曲線を成しているが、その曲線の低点と高点の平均を中心線平均粗さとし、Ｒａで表示する。
本発明では、上記セラミック本体１０の表面粗度をＲａ１と規定し、メッキ層３３の中心線平均粗さをＲａ２と規定する。
上記メッキ層３３の厚さが、４μｍを超え、１５μｍ未満であることができる。
メッキ層３３の厚さが４μｍである場合には、積層セラミック電子部品を印刷回路基板１００に内蔵して導電性ビアホール１４０を加工する際、セラミック本体１０まで導電性ビアホール１４０が連結される不良が生じる問題があり、メッキ層３３の厚さが１５μｍである場合には、メッキ層３３の応力によってセラミック本体１０にクラックが生じる問題がある。
上記セラミック本体１０は、圧着工程時にセラミック本体１０の表面にサンドペーパーを挿入してサンドペーパーの表面粗度をセラミック表面に転写することができるが、これはセラミック本体１０の表面に表面粗度を発生させるためであり、上記サンドペーパーのＰの値が１００〜３０００の範囲であることができる。
上記サンドペーパーの「Ｐ」とは、ＦＥＰＡ[ｔｈｅ Ｅｕｒｏｐｅａｎ ＦＥＰＡ（Ｆｅｄｅｒａｔｉｏｎ ｏｆ Ｅｕｒｏｐｅａｎ Ｐｒｏｄｕｃｅｒｓ ｏｆ Ａｂｒａｓｉｖｅｓ）「Ｐ」ｇｒａｄｅ]の粒径標準を示す記号である。
図３は図２におけるセラミック本体１０の中心線平均粗さＲａ１と、第１外部電極３１及び第２外部電極３２の中心線平均粗さＲａ２を示す概路図である。
図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記セラミック本体１０の中心線平均粗さをＲａ１、メッキ層３３の中心線平均粗さをＲａ２と規定したとき、５００ｎｍ≦Ｒａ１≦セラミックカバーシートの厚さ、３００ｎｍ≦Ｒａ２≦メッキ層の厚さを満たすことができる。
セラミック本体１０の中心線平均粗さＲａ１及びメッキ層３３の中心線平均粗さＲａ２は、表面に粗度が形成されたセラミック本体１０とメッキ層３３の粗さを算出した値であり、上記粗度の仮想の中心線を基準に平均値を求めて算出したセラミック本体１０とメッキ層３３の粗さを意味することができる。
具体的には、図３を参照すると、上記セラミック本体１０の中心線平均粗さＲａ１及びメッキ層３３の中心線平均粗さＲａ２を算出する方法として、上記セラミック本体１０とメッキ層３３の一表面に形成されている粗度に対して仮想の中心線を引くことができる。
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、以下の式のように、各距離の平均値を求めて算出した値によりセラミック本体１０の中心線平均粗さＲａ１及びメッキ層３３の中心線平均粗さＲａ２を算出することができる。
上記セラミック本体１０の中心線平均粗さＲａ１及びメッキ層３３の中心線平均粗さＲａ２を５００ｎｍ≦Ｒａ１≦セラミックカバーシートの厚さ、３００ｎｍ≦Ｒａ２≦メッキ層の厚さの範囲に調節することで、耐電圧特性に優れ、積層セラミック電子部品と基板との間の接着力が向上した信頼性に優れた積層セラミック電子部品を具現することができる。
本発明の他の実施形態による積層セラミック電子部品について説明するにあたり、上述した本発明の一実施形態による積層セラミック電子部品の説明と重複する部分は省略する。
図４は本発明の他の実施形態による基板内蔵用積層セラミック電子部品の製造工程図である。
図４を参照すると、本発明の他の実施形態による基板内蔵用積層セラミック電子部品の製造方法は、誘電体層１を含むセラミックグリーンシートを準備する段階Ｓ１と、導電性金属粉末及びセラミック粉末を含む内部電極用導電性ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成する段階Ｓ２と、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、内部に互いに対向するように配置される第１内部電極２１及び第２内部電極２２を含むセラミック本体１０を形成する段階Ｓ３と、上記セラミック本体１０の上面及び下面にサンドペーパーを挿入して積層し、圧着する段階Ｓ４と、上記セラミック本体１０のサンドペーパーを除去した後、焼成する段階Ｓ５と、上記セラミック本体１０の上下面及び端部に第１外部電極３１及び第２外部電極３２を形成する段階Ｓ６と、上記第１外部電極３１及び第２外部電極３２上にメッキ層を形成する段階Ｓ７と、上記セラミック本体と第１外部電極及び第２外部電極上のメッキ層にサンドブラスター工法を適用して表面粗度を調節する段階Ｓ８と、を含み、上記セラミック本体１０の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ５０以下であり、上記メッキ層３３の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である基板内蔵用積層セラミック電子部品の製造方法を提供する。
本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを製造し、これにより誘電体層を形成することができる。
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）型に製作することができる。
上記導電性金属粉末は、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）の何れか一つ以上であることができる。
また、上記セラミック本体１０は、チタン酸バリウム（ＢａＴｉＯ３）を含むことができる。
上記セラミック本体１０の上面及び下面にサンドペーパーを挿入して積層し、圧着及び焼成する段階Ｓ４は、セラミック本体１０の表面粗度を形成するためのものであり、Ｐの値が１００〜３０００の範囲であるサンドペーパーを適用すると、粗度を人為的に形成することができ、セラミック本体１０の表面の一部の粗度のみを高めるため、積層セラミック電子部品の信頼性に影響を及ぼすことなく、セラミック本体１０の表面粗度のみを形成することができる。
上記第１外部電極３１及び第２外部電極３２上にメッキ層３３を形成する段階Ｓ６では、セラミック本体１０の焼成が完了した後に上記第１外部電極３１及び第２外部電極３２の表面粗度を人為的に形成し調節するためにサンドブラスター（ｓａｎｄ ｂｌａｓｔｅｒ）工法を適用する。サンドブラスター工法も、第１外部電極３１及び第２外部電極３２の表面粗度のみを高めるため、積層セラミック電子部品の信頼性には影響を及ぼさない。
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同様の部分に関する説明は省略する。
図５は本発明のさらに他の実施形態による積層セラミック電子部品内蔵型の印刷回路基板１００を示す断面図である。
図５を参照すると、本発明のさらに他の実施形態による積層セラミック電子部品内蔵型の印刷回路基板１００は、絶縁基板１１０と、誘電体層１を含むセラミック本体１０、上記誘電体層１を挟んで互いに対向するように配置される第１内部電極２１及び第２内部電極２２、上記セラミック本体１０の外側に形成され、上記第１内部電極２１と電気的に連結される第１外部電極３１及び上記第２内部電極２２と電気的に連結される第２外部電極３２、上記第１外部電極３１及び第２外部電極３２上に形成されるメッキ層３３を含み、上記セラミック本体１０の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ５０以下であり、上記メッキ層３３の表面粗度が、３００ｎｍ以上、メッキ層３３の厚さ以下である基板内蔵用積層セラミック電子部品と、を含むことができる。
上記絶縁基板１１０は絶縁層１２０を含む構造からなっており、必要に応じて、図５に例示されたように様々な形態の層間回路を構成する導電性パターン１３０と、導電性ビアホール１４０と、を含むことができる。このような絶縁基板１１０は、内部に積層セラミック電子部品を含むことができる。
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後、印刷回路基板１００の熱処理などの後工程の進行中に様々な過酷な環境を同様に経験する。特に、熱処理工程における印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達されて積層セラミック電子部品と印刷回路基板１００の接着面にストレスを印加する。積層セラミック電子部品と印刷回路基板１００の接着面に印加されたストレスが接着強度より高い場合、接着面が分離される剥離不良が生じる。
積層セラミック電子部品と印刷回路基板１００との間の接着強度は、積層セラミック電子部品と印刷回路基板１００の電気化学的な結合力と接着面の有効表面積に比例するが、積層セラミック電子部品と印刷回路基板１００との接着面の有効表面積を向上させるために、積層セラミック電子部品の表面粗度を制御することで積層セラミック電子部品と印刷回路基板１００との間の剥離現象を改善することができる。また、印刷回路基板１００内蔵用積層セラミック電子部品の表面粗度による印刷回路基板１００との接着面剥離の発生頻度を確認することができる。
以下、実施例を挙げて本発明についてより詳細に説明するが、本発明はこれによって制限されるものではない。
実施例１）
本発明の実施形態により基板内蔵用積層セラミック電子部品の表面粗度による接着面剥離の発生頻度を確認するために、メッキ層３３の厚さによりセラミック本体１０の中心線平均粗さＲａ１と、第１外部電極３１及び第２外部電極３２の中心線平均粗さＲａ２を変化させて、携帯電話のマザーボード用チップ部品の通常の過酷な条件である８５℃、相対湿度８５％（過酷な条件１）と、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）の高性能化による過酷な条件である１２５℃、相対湿度８５％（過酷な条件２）で、積層セラミック電子部品を内蔵した基板を３０分間放置した後、剥離発生の頻度数を測定して調査した。
本発明の実施形態により基板内蔵用積層セラミック電子部品の表面粗度による接着面剥離の発生頻度を確認するために、メッキ層３３の厚さによりセラミック本体１０の中心線平均粗さＲａ１と、第１外部電極３１及び第２外部電極３２の中心線平均粗さＲａ２を変化させて、携帯電話のマザーボード用チップ部品の通常の過酷な条件である８５℃、相対湿度８５％（過酷な条件１）と、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）の高性能化による過酷な条件である１２５℃、相対湿度８５％（過酷な条件２）で、積層セラミック電子部品を内蔵した基板を３０分間放置した後、剥離発生の頻度数を測定して調査した。
メッキ層３３の厚さが５μｍである場合の実験結果を表１に示し、メッキ層３３の厚さが９μｍである場合の実験結果を表２に示し、メッキ層３３の厚さが１２μｍである場合の実験結果を表３に示した。
上記表１から３を参照すると、セラミック本体１０とメッキ層３３の表面粗度が低いほど剥離の発生頻度が増加したことが分かる。これにより、積層セラミック電子部品の表面粗度が剥離発生に影響を及ぼすことができることが分かった。
携帯電話のマザーボード用チップ部品の信頼性の評価基準（過酷な条件１）で、積層セラミック電子部品と印刷回路基板１００との間に剥離が発生せず信頼性の評価基準を通過するためには、セラミック本体１０と、第１外部電極３１及び第２外部電極３２の表面粗度がそれぞれ５００ｎｍ、３００ｎｍ以上を満たさなければならず、強化された過酷な条件（過酷な条件２）を通過するためには、セラミック本体１０とメッキ層３３の表面粗度がそれぞれ７００ｎｍ、５００ｎｍ以上を満たさなければならない。
上記メッキ層３３の厚さが４μｍである場合には、導電性ビアホール１４０を加工する際にセラミック本体１０まで導電性ビアホール１４０が連結される不良が生じたため、表面粗度の影響を確認しなかった。メッキ層３３の厚さが１５μｍである場合には、メッキ層３３の応力によってセラミック本体１０にクラックが生じるため、メッキ層３３の厚さが４μｍ＜メッキ層の厚さ＜１５μｍになることができる。
また、セラミック本体１０の表面粗度はセラミックカバーシートの厚さより厚いことができず、メッキ層３３の表面粗度はメッキ層３３の厚さより厚いことができないため、セラミック本体１０の表面粗度の最大値はセラミックカバーシートの厚さ５０に制限され、メッキ層３３の表面粗度の最大値はメッキ層の厚さに制限される。
本発明は、上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想から外れない範囲内で当技術分野において通常の知識を有する者により様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属する。
１ 誘電体層
１０ セラミック本体
２１ 第１内部電極
２２ 第２内部電極
３１ 第１外部電極
３２ 第２外部電極
３３ メッキ層
５０ セラミックカバーシートの厚さ
１００ 印刷回路基板
１１０ 絶縁基板
１２０ 絶縁層
１３０ 導電性パターン
１４０ 導電性ビアホール
１０ セラミック本体
２１ 第１内部電極
２２ 第２内部電極
３１ 第１外部電極
３２ 第２外部電極
３３ メッキ層
５０ セラミックカバーシートの厚さ
１００ 印刷回路基板
１１０ 絶縁基板
１２０ 絶縁層
１３０ 導電性パターン
１４０ 導電性ビアホール
Claims (10)
- 誘電体層を含むセラミック本体と、
上記誘電体層を挟んで互いに対向するように配置される第１内部電極及び第２内部電極と、
上記セラミック本体の外側に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極と、
上記第１外部電極及び第２外部電極上に形成されるメッキ層と、を含み、
前記第１内部電極及び第２内部電極により容量が形成される部分を容量形成部とし、前記容量形成部の上部及び下部に配置された誘電体層をセラミックカバーシートとするとき、
上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である、基板内蔵用積層セラミック電子部品。 - 上記セラミック本体の表面粗度が、７００ｎｍ以上、セラミックカバーシートの厚さ以下である、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 上記メッキ層の表面粗度が、５００ｎｍ以上、メッキ層の厚さ以下である、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 上記セラミックカバーシートの厚さが、１μｍ以上、３０μｍ以下である、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 上記メッキ層の厚さが、４μｍを超え、１５μｍ未満である、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 絶縁基板と、
誘電体層を含むセラミック本体、上記誘電体層を挟んで互いに対向するように配置される第１内部電極及び第２内部電極、上記セラミック本体の外側に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極、上記第１外部電極及び第２外部電極上に形成されるメッキ層を含み、 前記第１内部電極及び第２内部電極により容量が形成される部分を容量形成部とし、前記容量形成部の上部及び下部に配置された誘電体層をセラミックカバーシートとするとき、上記セラミック本体の表面粗度が、５００ｎｍ以上、セラミックカバーシートの厚さ以下であり、上記メッキ層の表面粗度が、３００ｎｍ以上、メッキ層の厚さ以下である基板内蔵用積層セラミック電子部品と、を含む、積層セラミック電子部品内蔵型の印刷回路基板。 - 上記セラミック本体の表面粗度が、７００ｎｍ以上、セラミックカバーシートの厚さ以下である、請求項６に記載の積層セラミック電子部品内蔵型の印刷回路基板。
- 上記メッキ層の表面粗度が、５００ｎｍ以上、メッキ層の厚さ以下である、請求項６に記載の積層セラミック電子部品内蔵型の印刷回路基板。
- 上記セラミックカバーシートの厚さが、１μｍ以上、３０μｍ以下である、請求項６に記載の積層セラミック電子部品内蔵型の印刷回路基板。
- 上記メッキ層の厚さが、４μｍを超え、１５μｍ未満である、請求項６に記載の積層セラミック電子部品内蔵型の印刷回路基板。
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