KR20220096545A - 적층 세라믹 전자부품 - Google Patents

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KR20220096545A
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윤형덕
안가영
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전층을 포함하고, 상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전층을 포함하며, 상기 제1 도전층 및 제2 도전층은 다공성일 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
전자 제품들의 적용 영역이 확대됨에 따라 적층 세라믹 전자부품 역시 사용되는 기술분야가 확대되고 있다. 특히, 자동차의 전자화에 따라 자동차의 ECU(Electronic Control Unit)나 TCU(Transmission Control Unit)가 엔진룸에 배치되거나 트랜스미션 등에 직접 부착되는 구조가 사용되고 있다.
이와 동시에 환경 오염을 방지하기 위해 무연 솔더(Pb free solder)의 사용이 확대되는 추세에 있다. 하지만 일반적인 무연 솔더는 융점이 높으며, 장시간 고온 열처리를 필요로 한다. 하지만, 기존의 적층 세라믹 전자부품을 장시간 고온에서 열처리하는 경우 도금층의 들뜸이 발생할 수 있다. 그리고, 외관에 불량이 나타나지 않더라도 고온, 고진동 등의 가혹한 환경에 노출되는 경우 고온/저온 cycle로 인한 팽창 수축이 반복되어 지속적인 기계적인 스트레스가 발생하게 된다. 그리고 지속적인 기계적 스트레스의 인가는 단자 전극이나 솔더에 크랙을 발생시키는 주된 원인이 된다.
본 발명의 여러 목적 중 하나는 불량 발생이 적은 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 증 하나는 향상된 강도의 외부 전극을 가지는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 도금층의 들뜸을 방지하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전층을 포함하고, 상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전층을 포함하며, 상기 제1 도전층 및 제2 도전층은 다공성일 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 전자부품은, 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제1 금속층을 포함하고, 상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전층 및 상기 제2 도전층 상에 배치되는 제2 금속층을 포함하며, 상기 제1 금속층 및 제2 금속층의 표면의 평균 조도는 0.1 μm 이상 및/또는 10 μm 이하일 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 불량 발생을 줄일 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 외부 전극의 강도를 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 도금층의 들뜸을 방지할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 A 영역의 확대도이다.
도 5는 도 4의 B 영역의 확대도이다.
도 6은 본 발명의 일 실시예에 따른 외부 전극의 단면의 SEM 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품(100)을 개략적으로 나타내는 사시도이도, 도 2는 도 1의 세라믹 바디(110)를 개략적으로 나타내는 사시도이며, 도 3은 도 1의 I-I'의 사시도이고, 도 4는 도 3의 A 영역의 확대도이며, 도 5는 도 4의 B 영역의 확대도이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다. 상기 제1 외부 전극(131)은 상기 세라믹 바디(110)에 접하여 배치되는 제1 전극층(131a) 및 상기 제1 전극층(131a) 상에 배치되는 제1 도전층(131b)을 포함할 수 있다. 또한, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)에 접하여 배치되는 제2 전극층(132a) 및 상기 제2 전극층(132a) 상에 배치되는 제2 도전층(132b)을 포함할 수 있다.
이 때, 상기 제1 도전층(131b) 및 제2 도전층(132b)은 다공성일 수 있다. 본 명세서에서 어떤 부재가 「다공성」이라는 것은 상기 부재의 표면에 복수개의 요부, 기공(pores) 및/또는 공극(void)을 포함하는 것을 의미할 수 있다. 상기 복수개의 요부, 기공(pores) 및/또는 공극(void)의 일부는 상기 부재의 표면에만 형성되어 있을 수 있으며, 일부는 상기 부재를 관통하고 있을 수 있다. 상기 요부, 기공(pores) 및/또는 공극(void)의 형태는 특별히 제한되지 않으며, 불규칙한 형상을 가질 수도 있다.
본 실시형태의 적층 세라믹 전자부품(100)의 상기 제1 도전층(131b) 및 제2 도전층(132b)이 각각 다공성인 경우 후술하는 바와 같이 제1 및 제2 외부 전극(131, 132)의 각 층 사이에서 앵커링 효과를 이용해 제1 및 제2 외부 전극(131, 132)의 기계적 강도를 향상시킬 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다. 상기 제1 외부 전극(131)은 상기 세라믹 바디(110)에 접하여 배치되는 제1 전극층(131a), 상기 제1 전극층(131a) 상에 배치되는 제1 도전층(131b) 및 상기 제1 도전층(131b) 상에 배치되는 제1 금속층(131c)을 포함할 수 있다. 또한, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)에 접하여 배치되는 제2 전극층(132a), 상기 제2 전극층(132a) 상에 배치되는 제2 도전층(132b) 및 상기 제2 도전층(132b) 상에 배치되는 제2 금속층(132c)을 포함할 수 있다.
이 때, 상기 제1 금속층(131c) 및 제2 금속층(132c)의 평균 표면 조도는 0.1 μm 이상 및/또는 10 μm 이하일 수 있다. 본 명세서에서 어느 표면의 「평균 표면 조도」는 중심선 평균 거칠기(Ra)를 의미할 수 있으며, Zygo Corporation 사의 7300 Optical Surface Profiler과 같은 광학 표면 프로파일러를 이용하여 측정하거나, mitutoyo 사의 표면조도 측정기 SV-3200 등을 이용하여 측정한 값일 수 있다. 상기 평균 표면 조도는 상기 표면의 중심을 지나는 XY 절단면에 대해서 Y축 방향으로 측정한 값의 산술 평균일 수 있다.
본 실시형태의 적층 세라믹 전자부품(100)의 상기 제1 금속층(131c) 및 제2 금속층(132c)이 상기 평균 표면 조도의 범위를 만족하는 경우 후술하는 바와 같이 제1 및 제2 외부 전극(131, 132)의 각 층 사이의 접촉 면적을 증가시킬 수 있으며, 앵커링 효과를 이용해 제1 및 제2 외부 전극(131, 132)의 기계적 강도를 향상시킬 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110)를 포함할 수 있다.
상기 세라믹 바디(110)는 제1 방향(X 방향)으로 대향하는 제1 및 제2면(S1, S2), 제2 방향(Y 방향)으로 대향하는 제3 및 제4면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6면(S5, S6)을 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분을 포함할 수 있다. 상기 성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 성분은 BaTiO3가 될 수 있다. 또한, 상기 성분에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 노출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함할 수 있다. 상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속을 포함할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)은 상기 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품는 세라믹 바디(110)의 외부 면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 상기 제1 외부 전극(131)은 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 제1 면(S1) 상에 배치될 수 있고, 상기 제2 외부 전극(132)은 상기 세라믹 바디(120)의 제2 면(S2) 상에 배치될 수 있다.
상기 제1 외부 전극(131)은 제1 전극층(131a) 및 제1 도전층(131b)을 포함할 수 있으며, 상기 제2 외부 전극(132)은 제2 전극층(132a) 및 제2 도전층(132b)을 포함할 수 있다. 상기 제1 전극층(131a)은 제1 내부 전극(121)과 연결되며, 상기 제2 전극층(132b)은 제2 내부 전극(122)과 연결될 수 있다. 또한, 상기 제1 전극층(131a) 상에 상기 제1 도전층(131b)이 배치될 수 있고, 상기 제2 전극층(132a) 상에 상기 제2 도전층(132b)이 배치될 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 및 제2 전극층(131a, 132a)은 전도성 부여제 및 베이스 수지를 포함할 수 있다. 즉, 본 실시예의 제1 및 제2 전극층(131a, 132a)은 수지계 전극일 수 있다. 상기 수지계 전극은 베이스 수지의 내부에 전도성 부여제가 분산된 구조를 가지며, 소성 전극에 비해 저온의 환경에서 제조됨으로써 전도성 부여제가 입자 형태로 베이스 수지의 내부에 존재할 수 있다. 또한, 제1 및 제2 전극층(131a, 132a)이 수지계 전극인 경우 외부의 충격 등 물리적 스트레스를 차단할 수 있다.
상기 전도성 부여제는 도전성 금속 및/또는 전도성 고분자를 포함할 수 있다. 상기 제3 도전성 금속은, 예를 들어 칼슘(Ca), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 알루미늄(Al), 주석(Sn), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종이상일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 전도성 고분자의 비제한적인 예시로, PT(poly(thiophene)), PEDOT(poly(ethylenedioxy)thiophene), PPS(poly(p-phenylene sulfide)), PANI(polyanilines), P3HT(poly(3-hexylthiophene-2,5-diyl)), PolyTPD(poly(4-butylphenyldiphenylamine)), PSS(poly(4-butylphenyldiphenylamine)), PVK(poly(9-vinylcarbazole)), PDBT(poly(4,4'-dimethoxy bithophene)), polyaniline 또는 polypyrrole 등의 황(S) 및/또는 질소(N) 함유 화합물을 들 수 있으며, poly(fluorine), polyphenylene, polypyrene, polyazulene, polynaphthalene, PAC(poly(acetylene)), PPV(poly(p-phenylene vinylene) 등의 헤테로 원자 미포함 화합물을 예로 들 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 132a)은 필요에 따라 탄소나노튜브, 그래핀, 풀러렌 등의 카본 필러 및/또는 구형, 타원형, 플레이크형, 섬유형, 또는 수지(樹枝)형(덴드라이트형)의 합금 필러 등의 도전성 필러를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 132a)에 포함되는 베이스 수지를 예를 들어 열경화성 수지일 수 있다. 상기 열경화성 수지의 구체예로서는 페놀 수지, 요소 수지, 디알릴프탈레이트 수지, 멜라닌 수지, 구아나민 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 에폭시 수지, 아미노알키드 수지, 멜라민-요소 공축합 수지, 규소 수지, 폴리실록산 수지 등을 들 수 있으나, 이에 제한되는 것은 아니다. 열경화성 수지를 이용하는 경우, 필요에 따라서 가교제, 중합 개시제 등의 경화제, 중합 촉진제, 용제, 점도 조정제 등을 더욱 첨가하여 사용할 수 있다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 전극층(131a) 및 제2 전극층(132a) 상에 각각 배치되는 제1 도전층(131b) 및 제2 도전층(132b)은 도금층일 수 있다. 상기 제1 및 제2 도전층은 니켈(Ni)을 가장 많이 함유할 수 있으며, 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 도금층은 단수 층 또는 복수 층형성될 수 있으며, 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 도전층(131b) 및 제2 도전층(132b)은 다공성일 수 있다. 상기 제1 도전층(131b) 및 제2 도전층(132b)은 전술한 바와 같이 복수개의 요부, 기공(pores) 및/또는 공극(void)을 포함할 수 있다. 상기 복수개의 요부, 기공(pores) 및/또는 공극(void)이 상기 제1 도전층(131b) 및 제2 도전층(132b)에 배치됨으로써 상기 제1 도전층(131b) 및 제2 도전층(132b)의 앵커링 효과를 이용해 제1 및 제2 외부 전극(131, 132)의 기계적 강도를 향상시킬 수 있다.
다른 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 도전층(131b) 및 제2 도전층(132b)의 평균 표면 조도는 0.1 μm 이상 및/또는 10 μm 이하일 수 있다. 상기 제1 도전층(131b) 및 제2 도전층(132b)의 평균 표면 조도는 전술한 방법으로 측정된 값일 수 있다. 상기 제1 도전층(131b) 및 제2 도전층(132b)의 평균 표면 조도가 상기 범위를 만족하는 경우, 상기 제1 도전층(131b) 및 제2 도전층(132b)의 표면적을 극대화하여, 우수한 결합력을 가지는 외부 전극을 형성할 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)의 제1 도전층(131b) 및 제2 도전층(132b)이 전술한 다공성 및/또는 조도를 가지는 경우라면, 이를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어 상기 제1 전극층(131a) 및 제2 전극층(132a)이 수지계 전극인 경우 금속의 표면에 도금층을 형성하는 것과 달리 도금 씨드가 되는 전도성 부여제가 노출된 부위를 중심으로 도금층이 성장하게 된다. 이를 이용하여 상기 제1 도전층(131b) 및 제2 도전층(132b)을 형성할 때의 도금 시간 및 도금 조건을 조절하여 전술한 다공성 표면 및/또는 조도를 가지는 표면을 형성할 수 있으나, 상기 방법에 제한되는 것은 아니다.
본 발명의 일 예시에서, 적층 세라믹 전자부품(100)의 제1 전극층(131a)에 대한 제1 도전층의 커버리지는 80% 초과일 수 있다. 또한, 적층 세라믹 전자부품(100)의 제2 전극층(132a)에 대한 제2 도전층(132b)의 커버리지는 80% 초과일 수 있다. 본 명세서에서 「커버리지」란, 금속층의 표면 상에 도전층이 배치되어 상기 전극층이 가려지는 면적의 비율을 의미할 수 있으며, 상기 전극층의 면적에 대한 상기 전극층의 표면 상에 배치되는 도전층의 면적의 비율을 의미할 수 있다. 상기 커버리지는 적층 세라믹 전자부품의 중심을 지나는 XY 절단면에 대하여 주사전자현미경(SEM, Jeol사의 JSM-7400F)을 이용하여 이미지를 촬영한 후, 이미지 분석 프로그램(Mediacybernetics社의 이미지프로 플러스 ver 4.5)을 통해 계산한 값을 의미할 수 있다. 상기 커버리지는 80 % 초과, 82 % 이상, 84 % 이상, 86 % 이상, 88 % 이상, 90 % 이상 또는 93 % 이상일 수 있다. 또한 상기 커버리지의 상한은 상기 제1 및 제2 도전층(131b, 132b)이 상기 제1 및 제2 전극층(131a, 132a)을 덮지 않는 영역이 존재하는 것이 필요한 관계로, 예를 들어 100 % 미만일 수 있다. 상기와 같은 커버리지의 범위를 만족하는 경우, 외부 전극의 각 층간 접합성을 향상시킬 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품(100)의 제1 외부 전극(131)은 제1 도전층(131b) 상에 배치되는 제1 금속층(131c)을 포함하고, 제2 외부 전극(132)은 제2 도전층(132b) 상에 배치되는 제2 금속층(132c)을 포함할 수 있다.
본 발명의 일 예시에서, 적층 세라믹 전자부품(100)의 제1 및 제2 도전층(131b, 132b) 상에 각각 배치되는 제1 및 제2 금속층(131c, 132c)은 도금층일 수 있다. 상기 제1 금속층(131c)은 상기 제1 도전층(131b)을 덮도록 배치될 수 있으며, 상기 제2 금속층(132c)은 상기 제2 도전층(132b)을 덮도록 배치될 수 있다. 상기 제1 및 제2 금속층(131c, 132c)은 팔라듐(Pd)을 가장 많이 함유할 수 있으며, 구리(Cu), 니켈(Ni), 주석(Sn), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 금속층(131c) 및 제2 금속층(132c)의 평균 표면 조도는 0.1 μm 이상 및/또는 10 μm 이하일 수 있다. 상기 제1 금속층(131c) 및 제2 금속층(132c)의 평균 표면 조도는 전술한 방법으로 측정된 값일 수 있다. 전술한 바와 같이, 제1 및 제2 도전층(131b, 132b)은 소정의 조도를 가지고 형성된다. 상기 제1 및 제2 도전층(131b, 132b) 상에 제1 및 제2 금속층(131c, 132c)을 도금으로 형성하는 경우, 상기 제1 및 제2 도전층(131b, 132b)은 도금층으로 전체적으로 전도성을 가지기 때문에, 제1 및 제2 금속층(131c, 132c)은 상기 제1 및 제2 도전층(131b, 132b) 상에 고르게 형성되며, 소정 범위의 조도를 가지는 제1 및 제2 도전층(131b, 132b)의 표면으로 인하여 제1 및 제2 금속층(131c, 132c)의 표면 또한 소정의 조도를 가지게 된다. 상기 제1 금속층(131c) 및 제2 금속층(132c)의 평균 표면 조도가 상기 범위를 만족하는 경우, 상기 제1 금속층(131c) 및 제2 금속층(!32c)의 표면적을 극대화하여, 우수한 결합력을 가지는 외부 전극을 형성할 수 있다.
본 발명의 일 실시형태에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 및 제2 금속층(131c, 132c)은 각각 제1 및 제2 도전층(131b, 132b)을 덮도록 배치될 수 있다. 본 명세서에서 어느 층이 다른 층을 「덮도록」 배치된다는 것은, 내측에 위치하는 층이 외부로 노출되지 않는 구조를 의미할 수 있으며, 외측에 배치되는 층의 내부에 내측에 배치되는 층이 배치되고 외부에서 보았을 때 외측에 배치되는 층만이 보이는 구조를 의미할 수 있다. 상기와 같이 제1 및 제2 금속층(131c, 132c)이 각각 제1 및 제2 도전층(131b, 132b)을 덮도록 배치되는 경우, 제1 및 제2 금속층(131c, 132c)은 상기 제1 및 제2 도전층(131b, 132b)이 외부로 노출되지 않도록 하여 외부의 오염물질이나 수분 등을 차단하는 역할을 할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 외부 전극(131)의 적어도 일부가 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 또한, 제2 외부 전극(132)의 적어도 일부가 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 이 경우 상기 제1 외부 전극(131)과 제2 외부 전극(132)은 서로 이격되어 배치될 수 있다. 상기 제1 외부 전극(131) 및/또는 제2 외부 전극(132)의 적어도 일부가 각각 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치되는 경우, 상기 연장되는 부분은 소위 밴드부로 기능할 수 있으며, 본 발명에 따른 적층 세라믹 전자부품(100)의 실장 강도 향상 및 수분 침투 방지 기능을 할 수 있다.
<실험예>
세라믹 바디의 길이 방향의 면에 외부 전극이 형성된 삼성전기의 1005 사이즈(길이×폭×두께: 1.0 mm×0.5 mm×0.5 mm)의 양산 칩(온도 특성 X7R 및 용량 220.0nF)을 사용하여 외부 전극의 접합성에 대한 테스트를 진행하였다.
내부에 제1 내부 전극 및 제2 내부 전극이 교대로 배치된 세라믹 바디 상에 제1 및 제2 전극층을 형성하였다. 상기 제1 및 제2 전극층은 에폭시 및 구리를 포함하는 전도성 수지로 형성하였다.
상기 제1 및 제2 전극층 상에 각각 니켈(Ni)을 도금하여 제1 및 제2 도전층을 형성하고, 상기 제1 및 제2 도전층 상에 팔라듐(Pd)을 도금하여 제1 및 제2 금속층을 형성하여 프로토 타입 적층 세라믹 전자부품을 제조하였다.
하기 표 1은 동일한 프로토 타입 적층 세라믹 전자부품에 대하여 동일한 인가 전류 하에 도금 시간을 조절하여 도금층의 커버리지를 변화시킨 프로토 타입 적층 세라믹 전자부품에 대한 접합성을 나타낸다.
상기 접합성은 유리 기판에 대해 25℃에서 300 mm/min 속도 및 90° 각도로 측정된 박리력이 30 gf/25mm인 접착 테이프를 사용하여 진행하였다. 상기 접착 테이프를 적층 세라믹 전자부품의 표면에 부착하고, 1분 경과 후 이를 90° 각도로 힘을 가하여 분리하였다. 상기 분리 후 도금층이 벗겨지거나 들뜸이 발생하는 경우를 NG로 도금층의 들뜸이나 벗겨짐이 발생하지 않는 경우를 OK로 평가하였다.
인가 전류
(mA)		 도금 시간 도금 커버리지 팔라듐 접합성
99 15 분 43% NG
30 분 80% NG
45 분 93% OK
50 분 96% OK
60 분 100% NG
상기 표 1을 참조하면, 팔라듐(Pd) 도금층이 제1 및 제2 금속층에 대한 커버리지가 80%인 경우에도 팔라듐 도금층의 들뜸이 발생하였으나, 93%인 경우 도금층의 들뜸이 발생하지 않는 것을 확인할 수 있다. 또한, 전 면적 상에 도금층이 형성된 경우에도 도금층의 불량이 발생하는 것을 확인할 수 있다. 따라서 제1 및 제2 도전층의 제1 및 제2 금속층에 대한 커버리지가 80% 초과, 100% 미만인 범위에서 접합성이 우수한 팔라듐 도금층을 구현할 수 있음을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (14)

  1. 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전층을 포함하고,
    상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전층을 포함하며,
    상기 제1 도전층 및 제2 도전층은 도금층이고,
    상기 제1 도전층 및 제2 도전층은 다공성인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 도전층의 상기 제1 전극층에 대한 커버리지 및/또는 상기 제2 도전층의 상기 제2 전극층에 대한 커버리지 80% 초과인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전층의 평균 표면 조도(Ra)는 1.0 μm 이상인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 도전층 상에 배치되는 제1 금속층 및
    상기 제2 도전층 상에 배치되는 제2 금속층을 포함하는 적층 세라믹 전자부품.
  5. 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제1 금속층을 포함하고,
    상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전층 및 상기 제2 도전층 상에 배치되는 제2 금속층을 포함하며,
    상기 제1 금속층 및 제2 금속층의 표면의 평균 조도는 0.1 μm 이상 및/또는 10 μm 이하인 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 도전층의 평균 표면 조도(Ra)는 1.0 μm 이상인 적층 세라믹 전자부품.
  7. 제5항에 있어서,
    상기 제1 도전층의 상기 제1 전극층에 대한 커버리지 및/또는 상기 제2 도전층의 상기 제2 전극층에 대한 커버리지 80% 초과인 적층 세라믹 전자부품.
  8. 제1항 또는 제5항에 있어서,
    상기 제1 및 제2 전극층은 전도성 부여제 및 베이스 수지를 포함하는 수지 전극인 적층 세라믹 전자부품.
  9. 제5항에 있어서,
    상기 제1 도전층 및 제2 도전층은 도금층인 적층 세라믹 전자부품.
  10. 제1항 또는 제5항에 있어서,
    상기 제1 및 제2 도전층은 니켈(Ni)을 포함하는 적층 세라믹 전자부품.
  11. 제4항 또는 제5항에 있어서,
    상기 제1 및 제2 금속층은 도금층인 적층 세라믹 전자부품.
  12. 제11항에 있어서,
    상기 제1 및 제2 금속층은 팔라듐(Pd)을 포함하는 적층 세라믹 전자부품.
  13. 제1항 또는 제5항에 있어서,
    상기 세라믹 바디는 제1 방향으로 서로 대향하는 제1 면 및 제2 면, 제2 방향으로 서로 대향하는 제3 면 및 제4 면 및 제3 방향으로 서로 대향하는 제5 면 및 제6면을 포함하고,
    상기 제1 외부 전극은 상기 세라믹 바디의 제1 면 상에 배치되고,
    상기 제2 외부 전극은 상기 세라믹 바디의 제2 면 상에 배치되며,
    상기 제1 외부 전극의 적어도 일부가 상기 세라믹 바디의 제3 면, 제4 면, 제5 면 및 제6 면 상으로 연장되어 배치되고,
    상기 제2 외부 전극의 적어도 일부가 상기 세라믹 바디의 제3 면, 제4 면, 제5 면 및 제6 면 상으로 연장되어 배치되는 적층 세라믹 전자부품.
  14. 제4항 또는 제5항에 있어서,
    상기 제1 금속층은 상기 제1 도전층을 덮도록 배치되고,
    상기 제2 금속층은 상기 제2 도전층을 덮도록 배치되는 적층 세라믹 전자부품.
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