KR20220113021A - 적층 세라믹 전자부품 - Google Patents

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KR20220113021A
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Abstract

본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 바탕 전극층 및 상기 제1 바탕 전극층 상에 배치되는 제1 수지 전극층을 포함하고, 상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 바탕 전극층 및 상기 제2 바탕 전극층 상에 배치되는 제2 수지 전극층을 포함하며, 상기 제1 수지 전극층 및 제2 수지 전극층은 열경화성 형상기억 고분자를 포함할 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 적용 영역이 확대됨에 따라 적층 세라믹 전자부품 역시 사용되는 기술분야가 확대되고 있다. 특히, 자동차의 전자화에 따라 자동차의 ECU(Electronic Control Unit)나 TCU(Transmission Control Unit)가 엔진룸에 배치되거나 트랜스미션 등에 직접 부착되는 구조가 사용되고 있다.
하지만, 기존의 적층 세라믹 전자부품을 고온, 고진동 등의 가혹한 환경에 적용하는 경우 고온/저온 cycle로 인한 팽창 수축이 반복되어 지속적인 기계적인 스트레스가 발생하게 된다. 그리고 지속적인 기계적 스트레스의 인가는 단자 전극이나 솔더에 크랙을 발생시키는 주된 원인이 된다.
이를 해결하기 위해 외부 전극에 에폭시 수지 등의 soft term을 적용하여 외부의 충격이나 내부 응력 등을 흡수하는 방법이 사용되고 있다. 이러한 soft term의 적용 시 베이스 수지는 금속에 비해 높은 탄성율을 가지므로, 기계적 스트레스로 인한 크랙 등을 완화할 수 있다.
하지만, 적층 세라믹 전자부품이 소형화 및 대용량화됨에 따라 외부 전극의 두께는 점차 얇아지고 있다. 그리고 얇은 두께의 외부 전극에 soft term을 적용하더라도 외부의 충격이나 진동 등에 의해 soft term이 박리되는 등 기계적인 변형이 발생할 가능성이 있다. 또한, 한번 변형이 생긴 soft term은 잠재적인 고장의 원인이 되며, 기계적 강도의 저하에 따른 제품 품질 저하의 주요한 원인이 된다.
본 발명의 여러 목적 중 하나는 고온 및/또는 고진동의 조건에서도 외부 전극의 들뜸이나 딜라미네이션 등의 불량을 방지할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 장기 신뢰성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 바탕 전극층 및 상기 제1 바탕 전극층 상에 배치되는 제1 수지 전극층을 포함하고, 상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 바탕 전극층 및 상기 제2 바탕 전극층 상에 배치되는 제2 수지 전극층을 포함하며, 상기 제1 수지 전극층 및 제2 수지 전극층은 열경화성 형상기억 고분자를 포함할 수 있다.
본 발명의 여러 효과 중 하나는 고온 및/또는 고진동의 조건에서도 적층 세라믹 전자부품의 외부 전극의 들뜸이나 딜라미네이션 등의 불량을 방지할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 장기 신뢰성을 향상시킬 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 A 영역의 확대도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다. 도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 세라믹 바디(110); 상기 세라믹 바디(110)의 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 세라믹 바디(110)의 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다.
상기 제1 외부 전극(131)은 상기 세라믹 바디(110)에 접하여 배치되는 제1 바탕 전극층(131a) 및 상기 제1 바탕 전극층(131a) 상에 배치되는 제1 수지 전극층(131b)을 포함할 수 있다. 또한, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)에 접하여 배치되는 제2 바탕 전극층(132a) 및 상기 제2 바탕 전극층(132a) 상에 배치되는 제2 수지 전극층(132b)을 포함할 수 있다. 이 때, 상기 제1 수지 전극층(131b) 및 제2 수지 전극층(132b)은 열경화성 형상기억 고분자를 포함할 수 있다.
본 명세서에서 「형상기억 고분자(SMP: Shape Memory Polymer)」란 형상 기억 효과(SME: Shape Memory Effect)를 나타내는 고분자를 의미할 수 있으며, 「형상 기억 효과」란 일정한 온도에서 기억시킨 형상을 기억하고 있다가, 힘을 가해 전혀 다른 형상으로 변형시킨 후, 열, 자기장, 전기장, 빛 등을 가하면 본래의 형상으로 돌아가버리는 현상을 의미할 수 있다. 상기 형상기억 고분자는 3차원 네트워크 구조를 가질 수 있다. 상기 네트워크 구조는 복수의 고분자 사슬 들이 형성하는 물리적 및/또는 화학적 가교 결합을 포함할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 제1 수지 전극층(131b) 및 제2 수지 전극층(132b)이 열경화성 형상기억 고분자를 포함하여 외력에 의한 변형이 발생하더라도 자기 치유를 통해 기계적 변형을 회복할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110)를 포함할 수 있다.
상기 세라믹 바디(110)는 제1 방향(X 방향)으로 대향하는 제1 및 제2면(S1, S2), 제2 방향(Y 방향)으로 대향하는 제3 및 제4면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6면(S5, S6)을 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용하거나, (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분 등을 사용할 수 있다. 또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 인출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 인출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 인출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 인출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 세라믹 바디(110)는 유전체층에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110)의 제1 방향(X 방향)의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다. 상기 제1 외부 전극(131) 및 제2 외부 전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 각각 배치되고, 상기 제1 외부 전극(131)은 제1 바탕 전극층(131a) 및 제1 수지 전극층(131b)을 포함할 수 있고, 상기 제2 외부 전극(132)은 제2 바탕 전극층(132b) 및 제2 수지 전극층(132b)을 포함할 수 있다.
본 발명의 일 실시예에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 바탕 전극층(131a, 132a)은 제1 도전성 금속을 포함하는 소성 전극일 수 있다. 상기 제1 바탕 전극층(131a) 및 제2 바탕 전극층(132a)에 포함되는 제1 도전성 금속은 내부 전극과 접촉성이 우수한 다양한 금속을 적용할 수 있으며, 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상의 금속 성분일 수 있다. 본 실시예와 같이 제1 및 제2 바탕 전극층(131a, 132a)을 제1 도전성 금속을 포함하는 소성 전극으로 형성하는 경우, 내부 전극과의 연결성을 높일 수 있으며, 적층 세라믹 전자부품(100)의 기계적 강도를 높일 수 있다.
상기 제1 바탕 전극(131a) 및 제2 바탕 전극(132a)의 형성 방법은 특별히 한정되지 않는다. 예를 들어 제1 도전성 금속을 포함하는 도전성 페이스트를 세라믹 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄 또는 도포하거나, 상기 도전성 페이스트에 세라믹 바디(110)를 딥핑하거나, 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디(110) 상에 전사하여 형성하는 등 다양한 방법을 사용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품(100)의 제1 및 제2 수지 전극층(131b, 132b)은 열경화성 형상기억 고분자를 포함할 수 있다. 본 발명의 일 예시에서, 상기 열경화성 형상기억 고분자는 유기계 에폭시 수지 및 경화제의 경화물을 포함할 수 있다.
하나의 예시에서, 상기 유기계 에폭시 수지는 비스페놀계 에폭시 수지, 바이페닐계 에폭시 수지, 나프탈렌계 에폭시 수지, 플로렌계 에폭시 수지, 페놀노볼락계 에폭시 수지, 크레졸노볼락계 에폭시 수지, 자일록계 에폭시 수지, 트리스하이드록실페닐메탄계 에폭시 수지, 테트라페닐메탄계 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 및 디시클로펜타디엔 변성 페놀형 에폭시 수지로 이루어진 군에서 선택된 1종 이상의 수지를 포함할 수 있다. 상기 비스페놀계 에폭시 수지의 예시로, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 수소첨가 비스페놀 A형 에폭시 수지, 비스페놀 AF형 에폭시 수지 등을 들 수 있으나, 이에 제한되는 것을 아니다.
상기 유기계 에폭시 수지는 80 g/eq. 내지 1,000 g/eq.의 평균 에폭시 당량을 가질 수 있다. 상기 평균 에폭시 당량은 상기 유기계 에폭시 수지에 포함되는 각각의 에폭시 수지의 중량 비율 및 에폭시 당량에 기초하여 계산되는 값이다.
본 발명의 일 실시예에서, 열경화성 형상기억 고분자에 포함되는 유기계 에폭시 수지는 25℃에서 ISO 12058-1에 준거하여 측정한 점도가 800 mPa·s 이상 및/또는 2,000 mPa·s 이하의 범위 내일 수 있다. 상기 범위 보다 점도가 낮을 경우 성형성에 문제가 발생하여 전극 형성이 어려워질 수 있으며, 상기 범위를 초과하는 점도를 가질 경우 외부 전극 형성 시 외관 불량이 발생할 수 있다.
본 발명의 일 실시형태에서, 적층 세라믹 전자부품의 열경화성 형상기억 고분자의 유리 전이 온도(Tg)는 50 ℃ 이상 및/또는 200 ℃ 이하 내일 수 있다. 상기 유리 전이 온도는 동적 기계 분석기(Dynamic Mechanical Analyzer, DMA)를 이용하여 구한 값일 수 있다. 본 실시형태에 따른 적층 세라믹 전자부품의 열경화성 형상기억 고분자의 유리 전이 온도가 상기 범위 보다 낮은 경우 기판에의 고착 강도가 저하될 수 있으며, 상기 범위 보다 높은 경우 실사용 조건에서 형상회복능을 발휘하기 어려울 수 있다.
본 발명의 다른 실시형태에서, 적층 세라믹 전자부품의 열경화성 형상기억 고분자는 25℃에서의 저장 탄성률이 1.3 GPa 이상 및/또는 8.5 GPa 이하의 범위 내일 수 있다. 상기 저장 탄성률은 동적 기계 분석기(Dynamic Mechanical Analyzer, DMA)를 이용하여 구한 값일 수 있다. 본 실시형태에 따른 적층 세라믹 전자부품의 열경화성 형상기억 고분자의 저장 탄성률이 상기 범위를 만족하는 경우, 외부의 충격을 효과적으로 흡수하여 적층 세라믹 전자부품의 기계적 신뢰성을 향상시킬 수 있다.
상기 유기계 에폭시 수지의 구체예로, 3,4-에폭시사이클로헥실메틸3',4'-에폭시사이클로헥산카복실레이트(EEC) 및 유도체, 디사이클로펜타디엔디옥사이드 및 유도체, 3-에틸-3-옥세탄메탄올 및 유도체, 디글리시딜테트라하이드로프탈레이트 및 유도체, 디글리시딜헥사하이드로프탈레이트 및 유도체, 1,2-에탄디글리시딜에테르 및 유도체, 1,3-프로판디글리시딜에테르 및 유도체, 1,4-부탄디올디글리시딜에테르 및 유도체, 고급 1,n-알칸디글리시딜에테르 및 유도체, 비스[(3,4-에폭시사이클로헥실)메틸]아디페이트 및 유도체, 비닐사이클로헥실디옥사이드 및 유도체, 1,4-사이클로헥산디메탄올비스(3,4-에폭시사이클로헥산카복실레이트) 및 유도체, 디글리시딜 4,5-에폭시테트라하이드로프탈레이트 및 유도체, 비스[1-에틸(3-옥세타닐)메틸]에테르 및 유도체, 펜타에리트리틸테트라글리시딜 에테르 및 유도체, 비스페놀A디글리시딜에테르(DGEBA), 수소화비스페놀A디글리시딜에테르, 비스페놀F디글리시딜에테르, 수소화비스페놀F디글리시딜에테르, 에폭시페놀노볼락, 수소화에폭시페놀노볼락, 에폭시크레졸노볼락, 수소화에폭시크레졸노볼락, 2-(7-옥사바이사이클로스피로(1,3-디옥산-5,3'-(7-옥사바이사이클로[4.1.0]헵탄)), 또는 1,4-비스((2,3-시프로폭시)-메틸)사이클로헥산 등을 들 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 열경화성 형상기억 고분자에 포함되는 경화제는 이황화결합을 포함할 수 있다. 상기 이황화결합(disulfide bonds) 은 -S-S- 결합을 의미할 수 있으며, 이황화결합을 2개 포함하는 디티올 화합물 및 이황화결합을 3개 이상 포함하는 폴리티올 화합물을 모두 포함할 수 있다. 상기 이황화결합은 화학적 가교 결합을 형성하는 열경화성 고분자에 있어서 고분자 세그먼트 사이의 2차 가교 역할을 할 수 있다. 이를 통해 열경화성 형상기억 고분자는 변형 형상을 형성할 수 있으며, 열경화성 화합물에 대하여 일종의 열가소성의 성질을 부여할 수 있다.
상기 경화제는 이황화결합을 포함하는 것이라면 그 종류는 특별히 제한되지 않는다. 이황화결합을 포함하는 화합물의 예시로, 1,4-부탄디티올, 1,5-펜탄디티올, 1,6-헥산디티올, 1,8-옥탄디티올, 1,9-노난디티올, 1,10-데칸디티올, p-자일렌-α, α'-디티올, 2,4,6-트리메르캅토-s-트리아졸, 2,5-디메르캅토-1,3,4-티아디아졸, 디에틸디설파이드, 디-sec-부틸디설파이드, 디페닐디설파이드, p,p'-디트릴디설파이드, 디헥실디설파이드, 디옥틸디설파이드, 디벤질디설파이드, 디벤조일디설파이드, 디티오벤조일디설파이드, 비스(2,6-디플루오로페닐)디설파이드, 비스(2,6-디메틸-4-t-부틸 페닐)디설파이드, 테트라메틸티우람디설파이드, 테트라에틸티우람디설파이드, 테트라부틸티우람디설파이드, 테트라벤질티우람디설파이드, 디아미노디페닐디설파이드, 4, 4'-디하이드록시디페닐디설파이드, 2, 2'-디카르복시디페닐디설파이드 및 4, 4'-디아미노디페닐디설파이드 등을 들 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 예시에서, 적층 세라믹 전자부품의 제1 수지 전극층(131b) 및 제2 수지 전극층(132b)은 전도성 부여제를 포함할 수 있다. 상기 전도성 부여제는 전술한 형상기억 고분자를 포함하는 수지 전극층이 전기적 전도성을 가지도록 하는 것으로, 도전성 금속 및/또는 전도성 고분자를 포함할 수 있다. 상기 도전성 금속은, 예를 들어 칼슘(Ca), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 알루미늄(Al), 주석(Sn), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종이상일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 전도성 고분자의 비제한적인 예시로, PT(poly(thiophene)), PEDOT(poly(ethylenedioxy)thiophene), PPS(poly(p-phenylene sulfide)), PANI(polyanilines), P3HT(poly(3-hexylthiophene-2,5-diyl)), PolyTPD(poly(4-butylphenyldiphenylamine)), PSS(poly(4-butylphenyldiphenylamine)), PVK(poly(9-vinylcarbazole)), PDBT(poly(4,4'-dimethoxy bithophene)), polyaniline 또는 polypyrrole 등의 황(S) 및/또는 질소(N) 함유 화합물을 들 수 있으며, poly(fluorine), polyphenylene, polypyrene, polyazulene, polynaphthalene, PAC(poly(acetylene)), PPV(poly(p-phenylene vinylene) 등의 헤테로 원자 미포함 화합물을 예로 들 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 수지 전극층(131b, 132b)은 탄소나노튜브, 그래핀, 풀러렌 등의 필러를 추가로 포함할 수 있다. 상기 필러는 강도 및/또는 형상회복력을 향상시키기 위한 것으로, 일종의 보강재로 기능할 수 있다. 상기 필러를 추가로 포함하는 경우 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 수지 전극층의 형상회복능이 극대화 될 수 있다.
본 발명의 일 실시형태에서, 본 발명의 적층 세라믹 전자부품(100)의 제1 및 제2 수지 전극층(131b, 132b)은 각각 제1 및 제2 바탕 전극층(131a, 132a)을 덮도록 배치될 수 있다. 본 명세서에서 어느 층이 다른 층을 「덮도록」 배치된다는 것은, 내측에 위치하는 층이 외부로 노출되지 않는 구조를 의미할 수 있으며, 외측에 배치되는 층의 내부에 내측에 배치되는 층이 배치되거 외부에서 보았을 때 외측에 배치되는 층만이 보이는 구조를 의미할 수 있다. 상기와 같이 제1 및 제2 수지 전극층(131b, 132b)은 각각 제1 및 제2 바탕 전극층(131a, 132a)을 덮도록 배치되는 경우, 상기 제1 및 제2 바탕 전극층(131a, 132a)은 외부로 노출되지 않을 수 있으며, 제1 및 제2 수지 전극층(131b, 132b)은 외부의 충격이나 수분 등의 오염물질의 침투를 최소화할 수 있다.
상기 제1 및 제2 수지 전극층(131b, 132b)의 형성 방법은 특별히 한정되지 않는다. 예를 들어 열경화성 형상기억 고분자 및 전도성 부여제를 포함하는 페이스트에 세라믹 바디(110)를 딥핑하여 형성하거나, 상기 페이스트를 세라믹 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하거나, 상기 페이스트를 세라믹 바디(110)의 표면에 도포하거나 또는 상기 페이스트를 건조시킨 건조막을 세라믹 바디(110) 상에 전사하여 형성하는 등 다양한 방법을 사용할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 전자부품(100)은 제1 수지 전극층(131b) 상에 배치되는 제1 도금층(131c) 및 제2 수지 전극층(132b) 상에 배치되는 제2 도금층(132c)을 포함할 수 있다. 상기 제1 및 제2 도금층(131c, 132c)은 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 및 제2 도금층(131c, 132c)을 형성하는 재료는 특별히 제한되는 것은 아니며, 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1, 제2 바탕 전극층
131b, 132b: 제1, 제2 수지 전극층
131c, 132c: 도금층

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 교대로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 제1 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제1 바탕 전극층 및 상기 제1 바탕 전극층 상에 배치되는 제1 수지 전극층을 포함하고,
    상기 제2 외부 전극은 상기 세라믹 바디에 접하여 배치되는 제2 바탕 전극층 및 상기 제2 바탕 전극층 상에 배치되는 제2 수지 전극층을 포함하며,
    상기 제1 수지 전극층 및 제2 수지 전극층은 열경화성 형상기억 고분자를 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 열경화성 형상기억 고분자는 유리 전이 온도(Tg)가 50 ℃ 이상 및/또는 200 ℃ 이하인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 열경화성 형상기억 고분자는 25℃에서의 탄성 모듈러스가 1.3 GPa 이상 및/또는 8.5 GPa 이하의 범위 내인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 열경화성 형상기억 고분자는 유기계 에폭시 수지 및 경화제의 경화물을 포함하는 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 유기계 에폭시 수지는 비스페놀계 에폭시 수지, 바이페닐계 에폭시 수지, 나프탈렌계 에폭시 수지, 플로렌계 에폭시 수지, 페놀노볼락계 에폭시 수지, 크레졸노볼락계 에폭시 수지, 자일록계 에폭시 수지, 트리스하이드록실페닐메탄계 에폭시 수지, 테트라페닐메탄계 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 및 디시클로펜타디엔 변성 페놀형 에폭시 수지로 이루어진 군에서 선택된 1종 이상의 수지를 포함하는 적층 세라믹 전자부품.
  6. 제4항에 있어서,
    상기 유기계 에폭시 수지는 25℃에서 ISO 12058-1에 준거하여 측정한 점도가 800 mPa·s 이상 및/또는 2,000 mPa·s 이하의 범위 내인 적층 세라믹 전자부품.
  7. 제4항에 있어서,
    상기 경화제는 이황화결합을 포함하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 제1 수지 전극층 및 제2 수지 전극층은 전도성 부여제를 포함하는 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 제1 수지 전극층 및 제2 수지 전극층은 탄소나노튜브, 그래핀 및 풀러렌으로 이루어진 군에서 선택되는 1종 이상의 필러를 추가로 포함하는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 바탕 전극층 및 제2 바탕 전극층은 도전성 금속을 포함하는 소성 전극인 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제1 및 제2 수지 전극층은 상기 제1 및 제2 바탕 전극층을 덮도록 배치되는 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 제1 및 제2 수지 전극층 상에 배치되는 제1 및 제2 도금층을 추가로 포함하는 적층 세라믹 전자부품.
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