KR102032757B1 - 외부전극용 전도성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 금속을 포함하는 제1 전도성 입자와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자 및 열 경화성 수지를 포함하는 외부전극용 전도성 페이스트와 이를 적용한 적층 세라믹 전자부품 및 그 제조 방법을 제공한다.

Description

외부전극용 전도성 페이스트, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법 {Conductive paste for external electrode, multi-layered ceramic electronic parts fabricated by using the same and fabricating method thereof}
본 발명은 적층 세라믹 전자부품의 등가직렬저항(ESR) 특성을 개선하기 위한 외부전극용 전도성 페이스트, 이를 적용한 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체 층, 유전체 층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체 층 및 내부전극층의 두께를 얇게 하여 많은 수의 유전체 층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
고신뢰성에서 문제가 되는 요소는 외부 충격에 의한 크랙 발생 등이 있으며 이를 해결하기 위한 수단으로 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시키고 있다.
그러나, 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포할 경우 등가직렬저항(ESR)이 증가하고 리플(Ripple) 및 발열 특성이 불안정하다는 문제가 있다.
일본특허공개공보 2013-073952 호
본 발명은 적층 세라믹 전자부품의 등가직렬저항(ESR) 특성을 개선하기 위한 외부전극용 전도성 페이스트, 이를 적용한 적층 세라믹 전자부품 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시형태는 금속을 포함하는 제1 전도성 입자와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자 및 열 경화성 수지를 포함하는 외부전극용 전도성 페이스트를 제공한다.
상기 세라믹 입자는 평균 입경이 0.003μm 내지 2.0μm이고, 구형, 로드(Rod)형 및 튜브(Tube)형 중 어느 하나 이상인 TiO2 일 수 있다.
본 발명의 다른 실시형태는 유전체 층을 포함하는 세라믹 본체와 상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극, 상기 제1 내부전극과 전기적으로 연결된 제1 전극층과 상기 제2 내부전극과 전기적으로 연결된 제2 전극층 및 상기 제1 전극층 상에 형성되는 제1 전도성 수지층 및 상기 제2 전극층 상에 형성되는 제2 전도성 수지층을 포함하며, 상기 제1 및 제2 전도성 수지층은 금속을 포함하는 제1 전도성 입자와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자 및 열 경화성 수지를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 세라믹 입자는 평균 입경이 0.003μm 내지 2.0μm이고, 구형, 로드(Rod)형 및 튜브(Tube)형 중 어느 하나 이상인 TiO2 일 수 있다.
본 발명의 또 다른 실시형태는 유전체 층 및 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계, 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 전극층을 형성하는 단계, 은(Ag) 전구체와 세라믹 입자 및 환원제를 사용하여 상기 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자를 마련하는 단계, 금속을 포함하는 제1 전도성 입자, 상기 제2 전도성 입자 및 열 경화성 수지를 혼합하여 외부전극용 전도성 페이스트를 마련하는 단계 및 상기 제1 및 제2 전극층 상에 상기 외부전극용 전도성 페이스트를 도포한 후 경화시켜 제1 및 제2 전도성 수지층을 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
본 발명의 개시에 의하면, 적층 세라믹 전자부품의 등가직렬저항(ESR) 특성 개선할 수 있는 외부전극용 페이스트, 이를 적용한 적층 세라믹 전자 부품을 및 그 제조방법을 제공할 수 있다.
특히, 적층 세라믹 전자부품의 외부전극과 도금층 사이에 적용되어 적층 세라믹 전자부품에 높은 신뢰성을 부여하면서 적층 세라믹 전자부품의 등가직렬저항(ESR) 특성을 향상시킬 수 있는 은-에폭시 수지(Ag-Epoxy)조성물을 포함하는 외부전극용 페이스트, 이를 적용한 적층 세라믹 전자 부품을 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터와 비교예의 등가직렬저항(ESR) 특성을 비교한 그래프이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 플로우 차트이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
본 발명의 일 실시형태에 따른 외부전극용 전도성 페이스트는 금속을 포함하는 제1 전도성 입자와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자 및 열 경화성 수지를 포함한다.
상기 세라믹 입자는 평균 입경이 0.003μm 내지 2.0μm이고, 구형, 로드(Rod)형 및 튜브(Tube)형 중 어느 하나 이상인 TiO2 일 수 있다.
상기 은(Ag)의 코팅 함량은 상기 세라믹 입자 함량 대비 1 내지 30 wt%일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제2 전도성 입자와 열 경화성 수지는 상기 제1 전도성 입자 100 중량부에 대하여 각각 0.5 내지 10 중량부와 5 내지 30 중량부의 함량을 가질 수 있다.
상기 제1 전도성 입자는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 다른 실시형태는 유전체 층(11)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체 층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21,22); 상기 제1 내부전극(21)과 전기적으로 연결된 제1 전극층(31a) 및 상기 제2 내부전극(22)과 전기적으로 연결된 제2 전극층(32a); 및 상기 제1 전극층(31a) 상에 형성되는 제1 전도성 수지층(31b) 및 상기 제2 전극층(32b) 상에 형성되는 제2 전도성 수지층(32b); 을 포함하며, 상기 제1 및 제2 전도성 수지층(31b, 32b)은 금속을 포함하는 제1 전도성 입자(1)와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자(2) 및 열 경화성 수지(3)를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제1 및 제2 전도성 수지층(31b,32b)은 상기 본 발명의 일 실시형태에 따른 외부전극용 전도성 페이스트를 적용하여 형성되는 것이므로, 이하에서 함께 설명하도록 한다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 서로 마주보는 제1, 제2 주면, 서로 마주보는 길이 방향 제1 측면, 제2 측면 및 서로 마주보는 폭 방향 제1, 제2 측면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(10)의 상면 및 하면으로 표현될 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 제1 및 제2 내부 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 양측 단부에는 상기 제1 및 제2 내부전극(21, 22)과 연결된 제1 및 제2 외부전극(31, 32)이 배치될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 제1 내부전극(21)과 전기적으로 연결된 제1 전극층(31a) 및 상기 제2 내부전극(22)과 전기적으로 연결된 제2 전극층(32a)과 상기 제1 전극층(31a) 상에 형성되는 제1 전도성 수지층(31b) 및 상기 제2 전극층(32b) 상에 형성되는 제2 전도성 수지층(32b)을 포함한다.
상기 제1 및 제2 전극층(31a, 32a)을 형성하는 재료는 내부전극(21, 22)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 및 제2 전극층(31a, 32a)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상과 글라스 프릿을 혼합하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 제1 전도성 수지층(31b) 및 제2 전도성 수지층(32b)은 금속을 포함하는 제1 전도성 입자(1)와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자(2) 및 열 경화성 수지(3)를 포함한다.
상기 금속을 포함하는 제1 전도성 입자(1)는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며 이에 제한되는 것은 아니다.
상기 열 경화성 수지(3)는 접합성 및 충격흡수성을 가지고, 제1 전도성 입자(1)와 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 열 경화성 수지(3)는 상기 제1 전도성 입자(1) 100 중량부에 대하여 5 내지 30 중량부의 함량을 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 열 경화성 수지(3)의 함량이 상기 제1 전도성 입자(1) 100 중량부에 대하여 5 중량부 미만인 경우, 수지 부족으로 페이스트 제조 작업이 어렵고 상안정성이 떨어져 상분리나 점도 경시변화를 유발할 수 있으며 금속의 분산성이 떨어져 충진율이 떨어지고 이로 인한 치밀도 저하를 유발할 수 있다.
한편, 상기 열 경화성 수지(3)의 함량이 상기 제1 전도성 입자(1) 100 중량부에 대하여 30 중량부를 초과하는 경우 수지 함량 과다로 금속간 접촉성이 떨어져 비저항이 증가하며 표면 부분의 수지 면적이 증가하여 전도성 수지층(31b,32b)을 형성한 후 도금층 형성 시, 미도금 문제가 발생할 수 있다
본 발명의 일 실시형태 및 다른 실시형태에 따르면, 외부전극용 전도성 페이스트 및 이를 이용하여 형성한 상기 제1 및 제2 전도성 수지층(31b, 32b)은 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자(2)를 포함할 수 있다.
일반적으로 소성 타입 외부전극용 전도성 페이스트의 경우 적층 세라믹 전자부품의 외부전극 형성시 외부전극의 두께가 얇을 경우 밀봉이 어려워 도금액 침투로 인한 신뢰성 저하의 문제가 빈번히 발생하였다.
또한, 고 신뢰성에서 문제가 되는 요소로서는 외부 충격에 의한 크랙 발생 등이 있으며 이를 해결하기 위한 수단으로 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시키고 있다.
그러나, 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포할 경우 등가직렬저항(ESR)이 증가하고 리플(Ripple) 및 발열 특성이 불안정하다는 문제가 있다.
본 발명의 일 실시형태 및 다른 실시형태에 따르면, 외부전극용 전도성 페이스트 및 이를 이용하여 형성한 상기 제1 및 제2 전도성 수지층(31b, 32b)은 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자(2)를 포함함으로써, 적층 세라믹 전자부품에 높은 신뢰성을 부여하면서 적층 세라믹 전자부품의 등가직렬저항(ESR) 특성을 향상시킬 수 있다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 외부전극용 전도성 페이스트에 전도성 필러(Filler)로서 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자(2)를 넣어줄 경우 금속을 포함하는 제1 전도성 입자(1) 간의 전자 이동을 용이하게 할 수 있어 등가직렬저항(ESR) 특성을 향상시킬 수 있다.
상기 세라믹 입자는 TiO2 또는 SiO2일 수 있으나, 반드시 이에 제한되는 것은 아니며, 세라믹 재료이면 가능하다.
다만, 상기 세라믹 입자가 TiO2 또는 SiO2일 경우, 전도성 필러(Filler)로서 상기 제1 전도성 수지층(31b) 및 제2 전도성 수지층(32b) 내에서 제1 전도성 입자(1) 간의 전자 이동 채널(Channel)로서의 기능이 우수할 수 있다.
상기 세라믹 입자의 평균 입경은 특별히 제한되는 것은 아니나, 예를 들어 0.003μm 내지 2.0μm일 수 있다.
상기 세라믹 입자의 평균 입경이 0.003μm 미만인 경우, 입자의 크기가 지나치게 작아져 충격 흡수 역할을 충분히 수행할 수 없으며, 2.0μm를 초과하는 경우 제1 및 제2 전도성 수지층(31b,32b)에 포함된 제1 전도성 입자(1) 분말의 네킹(necking)을 방해하여 전도성이 확보되지 않거나 미도금을 유발할 수 있다.
상기 세라믹 입자의 형상은 구형, 로드(Rod)형 및 튜브(Tube)형 중 어느 하나 이상일 수 있으나, 반드시 이에 제한되는 것은 아니며 다양한 형상을 가질 수 있다.
상기 은(Ag)의 코팅 함량은 특별히 제한되는 것은 아니나, 예를 들어 상기 세라믹 입자 함량 대비 1 내지 30 wt%일 수 있다.
상기 은(Ag)의 코팅 함량을 상기 세라믹 입자 함량 대비 1 내지 30 wt%로 조절함으로써, 상기 제1 전도성 수지층(31b) 및 제2 전도성 수지층(32b) 내에서 제1 전도성 입자(1) 간의 전자 이동 채널(Channel)로서의 기능이 우수하여 적층 세라믹 전자부품에 높은 신뢰성을 부여하면서 적층 세라믹 전자부품의 등가직렬저항(ESR) 특성을 향상시킬 수 있다.
상기 은(Ag)의 코팅 함량이 상기 세라믹 입자 함량 대비 1 wt% 미만인 경우 제1 전도성 입자(1) 간의 전자 이동 채널(Channel)로서의 기능이 발현되기 어려워, 적층 세라믹 전자부품의 등가직렬저항(ESR) 저하 효과를 얻기 어렵다.
상기 은(Ag)의 코팅 함량이 상기 세라믹 입자 함량 대비 30 wt%를 초과하는 경우, 상기 제1 및 제2 전도성 수지층(31b, 32b) 상부에 도금층 형성시 미도금 불량이나 고착강도 저하가 나타나게 된다.
본 발명의 일 실시형태에 따르면, 상기 제2 전도성 입자(2)와 열 경화성 수지(3)는 상기 제1 전도성 입자(1) 100 중량부에 대하여 각각 0.5 내지 10 중량부와 5 내지 30 중량부의 함량을 가질 수 있다.
상기 제1 전도성 수지층(31b) 및 제2 전도성 수지층(32b) 상에는 니켈/주석(Ni/Sn) 도금층이 추가로 배치될 수 있다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터와 비교예의 등가직렬저항(ESR) 특성을 비교한 그래프이다.
도 4에 따르면, 비교예는 적층 세라믹 커패시터의 제1 및 제2 전도성 수지층을 구리(Cu)와 에폭시 수지를 함께 혼합한 외부전극용 페이스트를 이용하여 형성하였다.
한편, 실시예 1은 적층 세라믹 커패시터의 제1 및 제2 전도성 수지층을 3 nm 입경의 Ag-TiO2를 구리(Cu) 대비 3 wt% 첨가하고 에폭시 수지를 함께 혼합한 외부전극용 페이스트를 이용하여 형성하였다.
그리고, 실시예 2는 적층 세라믹 커패시터의 제1 및 제2 전도성 수지층을 200 nm 입경의 Ag-TiO2를 구리(Cu) 대비 3 wt% 첨가하고 에폭시 수지를 함께 혼합한 외부전극용 페이스트를 이용하여 형성하였다.
도 4를 참조하면, 구리(Cu)-에폭시 페이스트에 전도성 Ag-TiO2를 필러로 사용한 실시예 1과 2의 경우 TiO2의 입경과 상관없이 등가직렬저항(ESR) 특성이 개선되는 결과를 알 수 있다.
즉, TiO2 표면에 Ag가 코팅되어 구리(Cu)-에폭시 페이스트 내에서 구리(Cu) 입자들 사이의 전자들이 Ag-TiO2의 표면을 따라 이동할 수 있어 구리(Cu)와 에폭시 수지를 함께 혼합한 외부전극용 페이스트를 이용한 비교예에 비하여 등가직렬저항(ESR) 특성이 약 30% 수준으로 개선되었음을 알 수 있다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 플로우 차트이다.
도 5를 참조하면, 본 발명의 다른 실시형태는 유전체 층(11) 및 상기 유전체 층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22)을 포함하는 세라믹 본체(10)를 마련하는 단계, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 제1 및 제2 전극층(31a, 32a)을 형성하는 단계, 은(Ag) 전구체와 세라믹 입자 및 환원제를 사용하여 상기 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자(2)를 마련하는 단계, 금속을 포함하는 제1 전도성 입자(1), 상기 제2 전도성 입자(2) 및 열 경화성 수지(3)를 혼합하여 외부전극용 전도성 페이스트를 마련하는 단계 및 상기 제1 및 제2 전극층(31a, 32a) 상에 상기 외부전극용 전도성 페이스트를 도포한 후 경화시켜 제1 및 제2 전도성 수지층(31b,32b)을 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 은(Ag) 전구체는 특별히 제한되지 않으며, 예를 들어 질산은(AgN03)일 수 있다.
그 외, 상기 적층 세라믹 커패시터의 제조방법에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 관한 설명과 중복되므로 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 제1 전도성 입자 2: 제2 전도성 입자
3: 열 경화성 수지 10: 세라믹 본체
11: 유전체 층 21: 제1 내부전극
22: 제2 내부전극 31: 제1 외부전극
31a: 제1 전극층 31b: 제1 전도성 수지층
32: 제2 외부전극 32a: 제2 전극층
32b: 제2 전도성 수지층

Claims (19)

  1. 금속을 포함하는 제1 전도성 입자;
    세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자; 및
    열 경화성 수지;를 포함하고,
    상기 은(Ag)의 코팅 함량은 상기 세라믹 입자 함량 대비 1 내지 30 wt%인 외부전극용 전도성 페이스트.
  2. 제1항에 있어서,
    상기 세라믹 입자는 TiO2 인 외부전극용 전도성 페이스트.
  3. 제1항에 있어서,
    상기 세라믹 입자의 평균 입경은 0.003μm 내지 2.0μm인 외부전극용 전도성 페이스트.
  4. 제1항에 있어서,
    상기 세라믹 입자의 형상은 구형, 로드(Rod)형 및 튜브(Tube)형 중 어느 하나 이상인 것을 특징으로 하는 외부전극용 전도성 페이스트.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 전도성 입자와 열 경화성 수지는 상기 제1 전도성 입자 100 중량부에 대하여 각각 0.5 내지 10 중량부와 5 내지 30 중량부의 함량을 갖는 외부전극용 전도성 페이스트.
  7. 제1항에 있어서,
    상기 제1 전도성 입자는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 외부전극용 전도성 페이스트.
  8. 유전체 층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극;
    상기 제1 내부전극과 전기적으로 연결된 제1 전극층 및 상기 제2 내부전극과 전기적으로 연결된 제2 전극층; 및
    상기 제1 전극층 상에 형성되는 제1 전도성 수지층 및 상기 제2 전극층 상에 형성되는 제2 전도성 수지층; 을 포함하며,
    상기 제1 및 제2 전도성 수지층은 금속을 포함하는 제1 전도성 입자와 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자 및 열 경화성 수지를 포함하고,
    상기 은(Ag)의 코팅 함량은 상기 세라믹 입자 함량 대비 1 내지 30 wt%인 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 세라믹 입자는 TiO2 인 적층 세라믹 전자부품.
  10. 제8항에 있어서,
    상기 세라믹 입자의 평균 입경은 0.003μm 내지 2.0μm인 적층 세라믹 전자부품.
  11. 제8항에 있어서,
    상기 세라믹 입자의 형상은 구형, 로드(Rod)형 및 튜브(Tube)형 중 어느 하나 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
  12. 삭제
  13. 제8항에 있어서,
    상기 제2 전도성 입자와 열 경화성 수지는 상기 제1 전도성 입자 100 중량부에 대하여 각각 0.5 내지 10 중량부와 5 내지 30 중량부의 함량을 갖는 적층 세라믹 전자부품.
  14. 제8항에 있어서,
    상기 제1 전도성 입자는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  15. 유전체 층 및 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계;
    상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 전극층을 형성하는 단계;
    은(Ag) 전구체와 세라믹 입자 및 환원제를 사용하여 상기 세라믹 입자의 표면에 은(Ag)이 코팅된 제2 전도성 입자를 마련하는 단계;
    금속을 포함하는 제1 전도성 입자, 상기 제2 전도성 입자 및 열 경화성 수지를 혼합하여 외부전극용 전도성 페이스트를 마련하는 단계; 및
    상기 제1 및 제2 전극층 상에 상기 외부전극용 전도성 페이스트를 도포한 후 경화시켜 제1 및 제2 전도성 수지층을 형성하는 단계; 를 포함하고,
    상기 은(Ag)의 코팅 함량은 상기 세라믹 입자 함량 대비 1 내지 30 wt%인 적층 세라믹 전자부품의 제조방법.
  16. 제15항에 있어서,
    상기 세라믹 입자는 TiO2 인 적층 세라믹 전자부품의 제조방법.
  17. 제15항에 있어서,
    상기 세라믹 입자의 평균 입경은 0.003μm 내지 2.0μm인 적층 세라믹 전자부품의 제조방법.
  18. 삭제
  19. 제15항에 있어서,
    상기 제2 전도성 입자와 열 경화성 수지는 상기 제1 전도성 입자 100 중량부에 대하여 각각 0.5 내지 10 중량부와 5 내지 30 중량부의 함량을 갖는 적층 세라믹 전자부품의 제조방법.
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