KR101565639B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 금속층 및 상기 금속층 상에 형성된 전도성 수지층을 포함하며, 상기 전도성 수지층은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 10 wt% 이상의 함량을 가지며, 입경이 2 μm 이상인 제1 구리 분말과 5 wt% 이상의 함량을 가지며, 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 분말이 혼합된 적층 세라믹 전자부품을 제공하며, 이를 이용할 경우 우수한 ESR(Equivalent Series Resistance) 특성을 갖는 고신뢰성 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic parts}
본 발명은 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance) 특성을 개선하기 위한 외부전극용 도전성 페이스트 및 이를 포함하는 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
이와 더불어, 외부전극 역시 두께가 얇아질 것을 요구함에 따라, 얇아진 외부전극을 통해서 도금액이 칩 내부로 침투하는 문제가 발생할 수 있어, 소형화에 대한 기술적인 어려움이 있다.
특히, 외부전극의 형상이 불균일할 경우 두께가 얇은 부위로 도금액의 침투 위험성이 더욱 높아져서 신뢰성 확보에 문제가 발생한다.
또한, 신뢰성 확보 문제에 있어서 외부 충격에 의한 크랙발생 등이 있으며 이러한 크랙 발생의 원인으로는 외부전극이 충분히 응력을 흡수하지 못하거나, 도금층에 의한 응력 발생을 들 수 있다.
이를 해결하기 위한 수단으로 외부전극의 금속층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하여 신뢰성을 향상시키고 있다.
그러나, 상기 수지 조성물을 도포할 경우 일반적인 구리(Cu) 소성 타입의 외부전극에 비하여 ESR(Equivalent Series Resistance)이 상승하는 문제가 생길 수 있다.
따라서, 고신뢰성 적층 세라믹 전자부품을 구현하면서도, 우수한 ESR(Equivalent Series Resistance) 특성을 갖는 적층 세라믹 전자부품에 대한 연구는 여전히 요구되고 있다.
일본공개특허공보 2008-112759
본 발명은 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance) 특성을 개선하기 위한 외부전극용 도전성 페이스트 및 이를 포함하는 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 금속층 및 상기 금속층 상에 형성된 전도성 수지층을 포함하며, 상기 전도성 수지층은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 10 wt% 이상의 함량을 가지며, 입경이 2 μm 이상인 제1 구리 분말과 5 wt% 이상의 함량을 가지며, 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 형태 분말이 혼합된 적층 세라믹 전자부품을 제공한다.
상기 제1 구리 분말이 포함하는 구형 분말의 함량은 플레이크(flake) 형태 분말의 함량 이상일 수 있다.
상기 구형 분말은 장축과 단축의 길이 비율(장축/단축)이 1.45 이하일 수 있다.
상기 플레이크(flake) 형태 분말은 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance)은 0.1 mΩ ≤ ESR ≤ 30 mΩ을 만족할 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 금속층 및 상기 금속층 상에 형성된 전도성 수지층을 포함하며, 상기 전도성 수지층은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 입경이 2 μm 이상인 제1 구리 분말과 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 형태 분말이 혼합된 형태이며, 상기 전도성 수지층 내에서 상기 제1 구리 분말이 차지하는 면적은 10% 이상이며, 상기 제2 구리 분말이 차지하는 면적은 5% 이상인 적층 세라믹 전자부품을 제공한다.
상기 제1 구리 분말이 포함하는 구형 분말의 함량은 플레이크(flake) 형태 분말의 함량 이상일 수 있다.
상기 구형 분말은 장축과 단축의 길이 비율(장축/단축)이 1.45 이하일 수 있다.
상기 플레이크(flake) 형태 분말은 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance)은 0.1 mΩ ≤ ESR ≤ 30 mΩ을 만족할 수 있다.
본 발명에 따르면 구형과 플레이크(flake) 형태가 혼합된 제1 구리 분말과 상기 제1 구리 분말보다 평균 입경이 작은 제2 구리 분말을 포함하는 외부전극용 도전성 페이스트를 이용함으로써, 우수한 ESR(Equivalent Series Resistance) 특성을 갖는 고신뢰성 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극용 구리 분말을 개략적으로 나타내는 개략도이다.
도 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 B-B' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 외부전극의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 5는 본 발명의 실시예 및 비교예에 따른 임피던스(Z) 및 ESR을 비교하는 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극용 구리 분말을 개략적으로 나타내는 개략도이다.
도 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 외부전극의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 1 내지 도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하는 세라믹 본체(10); 상기 세라믹 본체 내부에 적층된 복수의 내부전극(21, 22); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)은 금속층(31a, 32a) 및 상기 금속층(31a, 32a) 상에 형성된 전도성 수지층(31b, 32b)을 포함하며, 상기 전도성 수지층(31b, 32b)은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 10 wt% 이상의 함량을 가지며, 입경이 2 μm 이상인 제1 구리 분말과 5 wt% 이상의 함량을 가지며, 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 형태 분말이 혼합될 수 있다.
이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 그 형상에 있어 제한이 없으나, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 세라믹 본체(10)를 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 세라믹 본체(10)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 복수의 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 제1 실시예에 따른 적층 세라믹 커패시터는 상기 복수의 내부 전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.
상기 외부전극(31, 32)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.
본 발명의 제1 실시예에 따르면, 상기 외부전극(31, 32)은 금속층(31a, 32a) 및 상기 금속층(31a, 32a) 상에 형성된 전도성 수지층(31b, 32b)을 포함할 수 있다.
상기 금속층(31a, 32a)은 특별히 제한되는 것은 아니나, 예를 들어 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.
상기 금속층(31a,32a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전도성 수지층(31b,32b)은 금속층(31a,32a) 상에 형성되며, 상기 금속층(31a,32a)을 완전히 덮는 형태로 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 전도성 수지층(31b, 32b)은 구리 분말 및 에폭시 수지를 포함할 수 있다.
일반적인 적층 세라믹 커패시터에 있어서, 외부 충격에 의한 크랙 발생이 문제되고 있으며, 이러한 크랙 발생의 원인으로는 외부전극이 충분히 응력을 흡수하지 못하거나, 도금층에 의한 응력 발생을 들 수 있다.
이를 해결하기 위한 수단으로 외부전극의 금속층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하여 신뢰성을 향상시키고 있다.
그러나, 상기 수지 조성물을 도포할 경우 일반적인 구리(Cu) 소성 타입의 외부전극에 비하여 ESR(Equivalent Series Resistance)이 상승하는 문제가 있었다.
본 발명의 일 실시형태에 따르면, 상기 전도성 수지층(31b, 32b)이 구리 분말 및 에폭시 수지를 포함함으로써, 외부 충격을 흡수하여 신뢰성을 향상시킬 수 있다.
상기 전도성 수지층(31b,32b)이 포함하는 상기 에폭시 수지는 특별히 제한되지 않으나, 예를 들어 상기 구리 분말 100 중량부 대비 5 내지 30 중량부의 함량을 가질 수 있다.
상기 에폭시 수지의 함량이 5 중량부 미만인 경우, 수지 부족으로 페이스트 제조 작업이 어렵고 상안정성이 떨어져 상 분리나 점도 경시변화를 유발할 수 있으며 구리의 분산성이 떨어져 충진율이 떨어지고 이로 인한 치밀도 저하를 유발할 수 있다.
에폭시 수지의 함량이 30 중량부를 초과하는 경우 수지 함량 과다로 금속 간 접촉성이 떨어져 비저항이 증가하며 표면 부분의 수지 면적이 증가하여 전도성 수지층을 형성한 후 도금층 형성 시, 미도금 문제가 발생할 수 있다
한편, 본 발명의 일 실시형태에 따르면, 상기 전도성 수지층(31b, 32b)은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 10 wt% 이상의 함량을 가지며, 입경(D1)이 2 μm 이상인 제1 구리 분말과 5 wt% 이상의 함량을 가지며, 입경(D2)이 0.7 μm 이하인 제2 구리 분말(3)을 포함하며, 상기 제1 구리 분말은 구형 분말(1)과 플레이크(flake) 형태 분말(2)이 혼합될 수 있다.
따라서, 본 발명의 일 실시형태에 따르면 상기와 같이 평균 입경이 서로 다른 이종의 구리 분말을 일정 함량으로 포함함으로써, ESR(Equivalent Series Resistance)이 상승하는 문제를 해결할 수 있다.
즉, 일반적인 전도성 수지층과는 달리 상기 구리 분말이 10 wt% 이상의 함량을 가지며, 입경(D1)이 2 μm 이상인 제1 구리 분말과 5 wt% 이상의 함량을 가지며, 입경(D2)이 0.7 μm 이하인 제2 구리 분말(3)을 포함함으로써, ESR(Equivalent Series Resistance) 특성을 향상시킴과 동시에 고신뢰성 적층 세라믹 커패시터를 구현할 수 있다.
상기와 같이 제1 구리 분말의 입경(D1)이 2 μm 이상이 되도록 조절함으로써, 상기 적층 세라믹 커패시터에 있어서, 외부전극(31, 32)의 층간 들뜸 불량을 방지할 수 있다.
또한, 상기 제2 구리 분말(3)의 입경(D2)이 0.7 μm 이하가 되도록 조절함으로써, 상기 제1 구리 분말의 입자 사이에 분포하여 상기 적층 세라믹 커패시터에 있어서, 전도성 수지층(31b,32b) 표면의 금속 면적을 넓혀 도금성을 향상시킬 수 있다.
상기 제1 구리 분말의 입경(D1)이 2 μm 미만이거나, 제2 구리 분말(3)의 입경(D2)이 0.7 μm를 초과할 경우에는 상기 적층 세라믹 커패시터에 있어서, 도금 불량 문제가 발생하거나 외부전극(31, 32)의 층간 들뜸 불량이 발생할 수 있다.
또한, 상기 구리 분말이 10 wt% 이상의 함량을 갖는 제1 구리 분말 및 5 wt% 이상의 함량을 갖는 제2 구리 분말(3)을 포함함으로써, ESR(Equivalent Series Resistance) 특성을 향상시킴과 동시에 고신뢰성 적층 세라믹 커패시터를 구현할 수 있다.
상기 제1 구리 분말 및 제2 구리 분말의 함량을 측정하는 방법은 도 3과 같이 적층 세라믹 커패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 3과 같이 적층 세라믹 커패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 전도성 수지층 영역에 대해서, 가로 × 세로가 10μm × 10μm인 영역에서 관찰되는 제1 구리 분말 및 제2 구리 분말의 함량을 측정하여 구할 수 있다.
상기 제1 구리 분말 및 제2 구리 분말의 함량은 후술하는 제1 구리 분말 및 제2 구리 분말의 측정된 면적으로부터 계산될 수 있다.
즉, 동일한 구리 분말의 경우 비중은 동일한 것으로 간주할 수 있고, 동일한 비중에 대하여 측정된 각 분말의 면적을 이용하여 환산할 경우 상기 전도성 수지층이 포함하는 각 분말의 함량을 계산할 수 있다.
상기 제1 구리 분말의 함량은 상술한 바와 같이 구형 분말과 플레이크(flake) 형태 분말의 함량을 합한 것으로 계산될 수 있으며, 입경이 2 μm 이상인 분말에 대하여 계산된 함량일 수 있다.
또한, 상기 제2 구리 분말의 함량은 입경이 0.7 μm 이하인 분말에 대하여 계산된 함량일 수 있다.
상기 제1 구리 분말 및 제2 구리 분말의 함량은 추출된 전도성 수지층 영역의 전체 대비 각 분말의 함량의 중량 백분율을 의미할 수 있다.
상기 구리 분말이 포함하는 제1 구리 분말의 함량이 10 wt% 미만이거나 제2 구리 분말의 함량이 5 wt% 미만일 경우에는 상기 적층 세라믹 커패시터에 있어서, 도금 불량 문제가 발생하거나 외부전극의 층간 들뜸 불량이 발생할 수 있다.
상기 제1 구리 분말은 특별히 제한되는 것은 아니나, 예를 들어 구형의 제1 구리 분말(1)과 플레이크(flake) 형태의 제1 분말(2)이 혼합된 형태일 수 있다.
상기 제1 분말 중 상기 구형의 제1 구리 분말(1)이 상기 외부전극 내에서 차지하는 함량은 상기 플레이크(flake) 형태의 제1 구리 분말(2)이 차지하는 함량 이상일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 구형의 제1 구리 분말(1)은 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 입자로 정의될 수 있다.
한편, 상기 플레이크(flake) 형태의 제1 구리 분말(2)은 장축과 단축의 길이 비율(장축/단축)이 1.95 이상인 입자로 정의될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 구형 및 플레이크(flake) 형태 형태의 제1 분말(1, 2)의 장축과 단축의 길이를 측정하는 방법은 도 3과 같이 적층 세라믹 커패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 3과 같이 적층 세라믹 커패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 전도성 수지층 영역에 대해서, 가로 × 세로가 10μm × 10μm인 영역에서 관찰되는 구형 및 플레이크(flake) 형태의 제1 분말(1, 2)의 장축과 단축의 길이를 측정하여 구할 수 있다.
도 4를 참조하면, 외부전극의 전도성 수지층 영역이 구형 및 플레이크(flake) 형태의 제1 구리 분말(1, 2)과 제1 구리 분말보다 입경이 작은 구형의 제2 구리 분말(3)을 포함하고 있음을 알 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 특별히 제한되는 것은 아니나, 예를 들어 상기 적층 세라믹 커패시터의 ESR(Equivalent Series Resistance)은 0.1 mΩ ≤ ESR ≤ 30 mΩ을 만족할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하는 세라믹 본체(10); 상기 세라믹 본체 내부에 적층된 복수의 내부전극(21, 22); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)은 금속층(31a, 32a) 및 상기 금속층(31a, 32a) 상에 형성된 전도성 수지층(31b, 32b)을 포함하며, 상기 전도성 수지층(31b, 32b)은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 입경이 2 μm 이상인 제1 구리 분말과 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 형태 분말이 혼합된 형태이며, 상기 전도성 수지층 내에서 상기 제1 구리 분말이 차지하는 면적은 10% 이상이며, 상기 제2 구리 분말이 차지하는 면적은 5% 이상일 수 있다.
상기 제1 분말 중 상기 구형이 상기 외부전극 내에서 차지하는 면적은 상기 플레이크(flake) 형태가 차지하는 면적 이상일 수 있다.
상기 구형 분말은 장축과 단축의 길이 비율(장축/단축)이 1.45 이하일 수 있다.
상기 플레이크(flake) 형태 분말은 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance)은 0.1 mΩ ≤ ESR ≤ 30 mΩ을 만족할 수 있다.
이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
또한, 상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징 중 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일한 부분은 중복을 피하기 위하여 여기서는 생략하도록 한다.
본 발명의 다른 실시형태에 따르면, 상기 전도성 수지층(31b, 32b) 내에서 상기 제1 구리 분말이 차지하는 면적은 10% 이상이며, 상기 제2 구리 분말이 차지하는 면적은 5% 이상일 수 있다.
상기 제1 구리 분말 및 제2 구리 분말이 차지하는 면적을 측정하는 방법은 도 3과 같이 적층 세라믹 커패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 3과 같이 적층 세라믹 커패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 전도성 수지층 영역에 대해서, 가로 × 세로가 10μm × 10μm인 영역에서 관찰되는 제1 구리 분말 및 제2 구리 분말의 면적을 측정하여 구할 수 있다.
상기 제1 구리 분말의 면적은 상술한 바와 같이 구형 분말과 플레이크(flake) 형태 분말의 면적을 합한 것으로 측정될 수 있으며, 입경이 2 μm 이상인 분말에 대하여 측정된 면적일 수 있다.
또한, 상기 제2 구리 분말의 면적은 입경이 0.7 μm 이하인 분말에 대하여 측정된 면적일 수 있다.
상기 제1 구리 분말이 차지하는 면적 및 제2 구리 분말이 차지하는 면적은 추출된 전도성 수지층 영역의 전체 면적 대비 각 분말이 차지하는 면적의 백분율을 의미할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 전도성 수지층(31b, 32b) 내에서 상기 제1 구리 분말이 차지하는 면적이 10% 이상이며, 상기 제2 구리 분말이 차지하는 면적이 5% 이상이 되도록 조절함으로써, ESR(Equivalent Series Resistance) 특성을 향상시킴과 동시에 고신뢰성 적층 세라믹 커패시터를 구현할 수 있다.
상기 제1 구리 분말의 면적이 10% 미만이거나 제2 구리 분말의 면적이 5 % 미만일 경우에는 상기 적층 세라믹 커패시터에 있어서, 도금 불량 문제가 발생하거나 외부전극의 층간 들뜸 불량이 발생할 수 있다.
한편, 상기 제1 분말 중 상기 구형의 제1 구리 분말(1)이 상기 외부전극 내에서 차지하는 면적은 상기 플레이크(flake) 형태의 제1 구리 분말(2)이 차지하는 면적 이상일 수 있으나, 반드시 이에 제한되는 것은 아니다.
따라서, 본 발명의 다른 실시형태에 따르면 상기와 같이 평균 입경이 서로 다른 이종의 도전성 금속 분말을 일정 면적으로 포함함으로써, ESR(Equivalent Series Resistance)이 상승하는 문제를 해결할 수 있다.
즉, 일반적인 외부전극용 도전성 페이스트와는 달리 상기 구리 분말이 10 % 이상의 면적을 가지며, 입경(D1)이 2 μm 이상인 제1 분말과 5 % 이상의 면적을 가지며, 입경(D2)이 0.7 μm 이하인 제2 분말(3)을 포함함으로써, ESR(Equivalent Series Resistance) 특성을 향상시킴과 동시에 고신뢰성 적층 세라믹 커패시터를 구현할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 적층 세라믹 커패시터에 대해, 외부전극 중 전도성 수지층이 포함하는 제1 분말과 제2 분말의 함량과 입경에 따른 납땜 검사 결과 및 들뜸 검사 결과를 확인하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603 규격의 사이즈(Size)의 칩을 만들어, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 도전성 금속 및 글라스 프릿을 포함하는 도전성 페이스트로 금속층을 형성하고, 상기 금속층 상에 다양한 입경을 갖는 제1 및 제2 구리 분말에 대하여 함량을 다르게 하면서, 본 발명의 수치범위를 만족하도록 전도성 수지층을 형성하여 외부전극을 마련하였다.
다음으로, 상기 외부전극 상에 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
반면, 비교예는 상기 제1 및 제2 분말의 함량과 입경이 본 발명의 수치범위를 벗어나도록 제작한 것을 제외하고는 그 제조방법은 동일하였다.
아래의 표 1은 적층 세라믹 커패시터에 대해, 외부전극 중 전도성 수지층이 포함하는 제1 구리 분말과 제2 구리 분말의 함량과 입경에 따른 납땜 검사 및 들뜸 검사 결과를 비교한 표이다.
납땜 검사 조건은 적층 세라믹 커패시터를 솔더(Solder) 납(Pb)이 채워진 솔더 배스(bath)에 수직으로 침적시킨 후 표면에 납이 잘 커버되어 있는지를 확인하는 것으로서, 도금이 끊김 없이 잘되어 있는 경우를 양호(○)로 그렇지 않은 경우를 불량(X)으로 나타내었다.
다음으로, 들뜸 검사의 경우는 적층 세라믹 커패시터를 300℃의 납조에 10초간 침적시킨 후 내부 분석을 하여 외부전극의 층간 들뜸 유무를 검사하는 방법으로 수행되었다.
들뜸이 없는 경우를 양호(○)로 그렇지 않은 경우를 불량(X)으로 나타내었다.
제1 분말의 함량 제2 분말의 함량 D1의 평균입경
(μm)		 D2의 평균입경
(μm)		 납땜 검사 들뜸 검사
*1 10wt% 미만 5 wt% 미만 1.5 1.0 × ×
*2 0.7 × ×
*3 0.3 × ×
*4 2.0 1.0 × ○
*5 0.7 × ○
*6 0.3 × ○
*7 2.5 1.0 × ○
*8 0.7 × ○
*9 0.3 × ○
*10 3.0 1.0 × ○
*11 0.7 × ○
*12 0.3 × ○
*13 5 wt% 이상 1.5 1.0 × ×
*14 0.7 × ×
*15 0.3 × ×
*16 2.0 1.0 × ○
*17 0.7 × ○
*18 0.3 × ○
*19 2.5 1.0 × ○
*20 0.7 × ○
*21 0.3 × ○
*22 3.0 1.0 × ○
*23 0.7 × ○
*24 0.3 × ○
*25 10wt% 이상 5 wt% 미만 1.5 1.0 × ×
*26 0.7 ○ ×
*27 0.3 ○ ×
*28 2.0 1.0 × ○
*29 0.7 × ○
*30 0.3 × ○
*31 2.5 1.0 × ○
*32 0.7 × ○
*33 0.3 × ○
*34 3.0 1.0 × ○
*35 0.7 × ○
*36 0.3 × ○
*37 5 wt% 이상 1.5 1.0 ○ ×
*38 0.7 ○ ×
*39 0.3 ○ ×
*40 2.0 1.0 × ○
41 0.7 ○ ○
42 0.3 ○ ○
*43 2.5 1.0 × ○
44 0.7 ○ ○
45 0.3 ○ ○
*46 3.0 1.0 × ○
47 0.7 ○ ○
48 0.3 ○ ○
* : 비교예
상기의 [표 1]을 통해서 알 수 있듯이, 비교예인 시료 1 내지 40, 43 및 46은 본 발명의 수치범위를 벗어나는 경우로서, 도금 불량 또는 외부전극의 층간 들뜸 불량의 문제가 있음을 알 수 있다.
반면, 본 발명의 실시예인 시료 41, 42, 44, 45, 47 및 48의 경우는 본 발명의 상기의 수치범위를 만족하는 경우로서 도금 불량 또는 외부전극의 층간 들뜸 불량의 문제가 없음을 알 수 있다.
아래의 표 2는 적층 세라믹 커패시터에 대해, 외부전극 중 전도성 수지층이 포함하는 제1 구리 분말과 제2 구리 분말이 차지하는 면적의 백분율과 입경에 따른 납땜 검사 및 들뜸 검사 결과를 비교한 표이다.
납땜 검사 조건은 적층 세라믹 커패시터를 솔더(Solder) 납(Pb)이 채워진 솔더 배스(bath)에 수직으로 침적시킨 후 표면에 납이 잘 커버되어 있는지를 확인하는 것으로서, 도금이 끊김 없이 잘되어 있는 경우를 양호(○)로 그렇지 않은 경우를 불량(X)으로 나타내었다.
다음으로, 들뜸 검사의 경우는 적층 세라믹 커패시터를 300℃의 납조에 10초간 침적시킨 후 내부 분석을 하여 외부전극의 층간 들뜸 유무를 검사하는 방법으로 수행되었다.
들뜸이 없는 경우를 양호(○)로 그렇지 않은 경우를 불량(X)으로 나타내었다.
제1 분말이 차지하는 면적 제2 분말이 차지하는 면적 D1의 평균입경
(μm)		 D2의 평균입경
(μm)		 납땜 검사 들뜸 검사
*1 10% 미만 5% 미만 1.5 1.0 × ×
*2 0.7 × ×
*3 0.3 × ×
*4 2.0 1.0 × ○
*5 0.7 × ○
*6 0.3 × ○
*7 2.5 1.0 × ○
*8 0.7 × ○
*9 0.3 × ○
*10 3.0 1.0 × ○
*11 0.7 × ○
*12 0.3 × ○
*13 5% 이상 1.5 1.0 × ×
*14 0.7 × ×
*15 0.3 × ×
*16 2.0 1.0 × ○
*17 0.7 × ○
*18 0.3 × ○
*19 2.5 1.0 × ○
*20 0.7 × ○
*21 0.3 × ○
*22 3.0 1.0 × ○
*23 0.7 × ○
*24 0.3 × ○
*25 10% 이상 5% 미만 1.5 1.0 × ×
*26 0.7 ○ ×
*27 0.3 ○ ×
*28 2.0 1.0 × ○
*29 0.7 × ○
*30 0.3 × ○
*31 2.5 1.0 × ○
*32 0.7 × ○
*33 0.3 × ○
*34 3.0 1.0 × ○
*35 0.7 × ○
*36 0.3 × ○
*37 5% 이상 1.5 1.0 ○ ×
*38 0.7 ○ ×
*39 0.3 ○ ×
*40 2.0 1.0 × ○
41 0.7 ○ ○
42 0.3 ○ ○
*43 2.5 1.0 × ○
44 0.7 ○ ○
45 0.3 ○ ○
*46 3.0 1.0 × ○
47 0.7 ○ ○
48 0.3 ○ ○
* : 비교예
상기의 [표 2]을 통해서 알 수 있듯이, 비교예인 시료 1 내지 40, 43 및 46은 본 발명의 수치범위를 벗어나는 경우로서, 도금 불량 또는 외부전극의 층간 들뜸 불량의 문제가 있음을 알 수 있다.
반면, 본 발명의 실시예인 시료 41, 42, 44, 45, 47 및 48의 경우는 본 발명의 상기의 수치범위를 만족하는 경우로서 도금 불량 또는 외부전극의 층간 들뜸 불량의 문제가 없음을 알 수 있다.
도 5는 본 발명의 실시예 및 비교예에 따른 임피던스(Z) 및 ESR을 비교하는 그래프이다.
도 5를 참조하면, 본 발명의 실시예 및 비교예에 따른 임피던스(Z) 및 ESR의 측정 결과를 알 수 있으며, 본 발명의 실시예가 비교예에 비하여 임피던스(Z) 및 ESR이 더 작은 값을 가짐을 알 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 구형과 플레이크(flake) 형태가 혼합된 제1 분말과 제1 분말보다 평균 입경이 작은 제2 분말을 포함하는 외부전극용 도전성 페이스트를 이용함으로써,우수한 ESR(Equivalent Series Resistance) 특성을 갖는 고신뢰성 적층 세라믹 전자부품의 구현이 가능함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 구형의 제1 구리 분말 2: 플레이크 형태의 제1 구리 분말
3: 제2 구리 분말
10: 세라믹 본체 11: 유전체층
21, 22: 내부전극
31, 32: 외부 전극
31a, 32a: 금속층
31b, 32b: 전도성 수지층

Claims (10)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 외부전극은 금속층 및 상기 금속층 상에 형성된 전도성 수지층을 포함하며, 상기 전도성 수지층은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 10 wt% 이상의 함량을 가지며, 입경이 2 μm 이상인 제1 구리 분말과 5 wt% 이상의 함량을 가지며, 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 형태 분말이 혼합된 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 구리 분말이 포함하는 구형 분말의 함량은 플레이크(flake) 형태 분말의 함량 이상인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 구형 분말은 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 플레이크(flake) 형태 분말은 장축과 단축의 길이 비율(장축/단축)이 1.95 이상인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance)은 0.1 mΩ ≤ ESR ≤ 30 mΩ을 만족하는 적층 세라믹 전자부품.
  6. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 외부전극은 금속층 및 상기 금속층 상에 형성된 전도성 수지층을 포함하며, 상기 전도성 수지층은 구리 분말 및 에폭시 수지를 포함하며, 상기 구리 분말은 입경이 2 μm 이상인 제1 구리 분말과 입경이 0.7 μm 이하인 제2 구리 분말을 포함하며, 상기 제1 구리 분말은 구형 분말과 플레이크(flake) 형태 분말이 혼합된 형태이며, 상기 전도성 수지층 내에서 상기 제1 구리 분말이 차지하는 면적은 10% 이상이며, 상기 제2 구리 분말이 차지하는 면적은 5% 이상인 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 제1 분말 중 상기 구형이 상기 외부전극 내에서 차지하는 면적은 상기 플레이크(flake) 형태가 차지하는 면적 이상인 적층 세라믹 전자부품.
  8. 제6항에 있어서,
    상기 구형 분말은 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 적층 세라믹 전자부품.
  9. 제6항에 있어서,
    상기 플레이크(flake) 형태 분말은 장축과 단축의 길이 비율(장축/단축)이 1.95 이상인 적층 세라믹 전자부품.
  10. 제6항에 있어서,
    상기 적층 세라믹 전자부품의 ESR(Equivalent Series Resistance)은 0.1 mΩ ≤ ESR ≤ 30 mΩ을 만족하는 적층 세라믹 전자부품.
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