JP5815594B2 - 積層セラミック電子部品 - Google Patents
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Description
本発明は、積層セラミック電子部品のＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を改善させるための外部電極用導電性ペースト及びこれを含む積層セラミック電子部品に関する。
最近、電子製品の小型化の傾向に伴い、積層セラミック電子部品にも小型化及び大容量化が求められている。
これにより、誘電体及び内部電極の薄膜化、多層化が多様な方法によって試されており、近来は、誘電体層の厚さが薄くなって積層数が増加する積層セラミック電子部品が製造されている。
上記のような傾向に伴い、外部電極の厚さも薄くなることが求められているが、薄くなった外部電極を通じてめっき液がチップ内部に浸透するという問題が発生する可能性があるため、小型化に対する技術的な困難さが存在する。
特に、外部電極の形状が均一でない場合、厚さが薄い部位にめっき液が浸透するおそれがさらに高まって信頼性確保に問題が発生する。
また、信頼性確保の問題として、外部衝撃によるクラック発生などがあり、このようなクラック発生の原因としては、外部電極が十分に応力を吸収できないか、めっき層による応力発生が挙げられる。
これを解決する手段として、外部電極の金属層とめっき層との間に伝導性物質を含有する樹脂組成物を塗布することで、外部衝撃を吸収して信頼性を向上させている。
しかし、上記樹脂組成物を塗布する場合、一般の銅（Ｃｕ）焼成タイプの外部電極に比べてＥＳＲ（等価直列抵抗：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が上昇するという問題があり得る。
これにより、高信頼性の積層セラミック電子部品を具現するとともに、優れたＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を有する積層セラミック電子部品に対する研究が依然として求められている。
本発明は、積層セラミック電子部品のＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を改善させるための外部電極用導電性ペースト及びこれを含む積層セラミック電子部品に関する。
本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内部に積層された複数の内部電極と、上記セラミック本体外側に形成され、上記内部電極と電気的に連結された外部電極と、を含み、上記外部電極は、金属層及び上記金属層上に形成された伝導性樹脂層を含み、上記伝導性樹脂層は、銅粉末及びエポキシ樹脂を含み、上記銅粉末は、１０ｗｔ％以上の含量を有し、粒径が２μｍ以上である第１銅粉末と５ｗｔ％以上の含量を有し、粒径が０．７μｍ以下である第２銅粉末とを含み、上記第１銅粉末は球形粉末及びフレーク（ｆｌａｋｅ）状の粉末が混合された積層セラミック電子部品を提供する。
上記第１銅粉末が含む球形粉末の含量は、フレーク（ｆｌａｋｅ）状粉末の含量以上であることができる。
上記球形粉末は、長軸と短軸との長さ比率（長軸／短軸）が１．４５以下であることができる。
上記フレーク（ｆｌａｋｅ）状の粉末は、長軸と短軸との長さ比率（長軸／短軸）が１．９５以上であることができる。
上記積層セラミック電子部品のＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）は、０．１ｍΩ≦ＥＳＲ≦３０ｍΩを満たすことができる。
本発明の他の実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内部に積層された複数の内部電極と、上記セラミック本体外側に形成され、上記内部電極と電気的に連結された外部電極と、を含み、上記外部電極は、金属層及び上記金属層上に形成された伝導性樹脂層を含み、上記伝導性樹脂層は、銅粉末及びエポキシ樹脂を含み、上記銅粉末は、粒径が２μｍ以上である第１銅粉末と粒径が０．７μｍ以下である第２銅粉末とを含み、上記第１銅粉末は、球形粉末及びフレーク（ｆｌａｋｅ）状の粉末が混合された形態であり、上記伝導性樹脂層内において上記第１銅粉末が占める面積は１０％以上であり、上記第２銅粉末が占める面積は５％以上である積層セラミック電子部品を提供する。
上記第１銅粉末が含む球形粉末の含量は、フレーク（ｆｌａｋｅ）状粉末の含量以上であることができる。
上記球形粉末は、長軸と短軸との長さ比率（長軸／短軸）が１．４５以下であることができる。
上記フレーク（ｆｌａｋｅ）状の粉末は、長軸と短軸との長さ比率（長軸／短軸）が１．９５以上であることができる。
上記積層セラミック電子部品のＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）は、０．１ｍΩ≦ＥＳＲ≦３０ｍΩを満たすことができる。
本発明によると、球形及びフレーク（ｆｌａｋｅ）状の形態が混合された第１銅粉末と上記第１銅粉末より平均粒径が小さい第２銅粉末とを含む外部電極用導電性ペーストを用いることで、優れたＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を有する高信頼性の積層セラミック電子部品を具現することができる。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による積層セラミックキャパシタの外部電極用銅粉末を概略的に示した概略図であり、図２は本発明の他の実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図３は図２のＢ−Ｂ’線に沿った断面図であり、図４は本発明の他の実施形態による積層セラミックキャパシタの外部電極の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
図１から図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含むセラミック本体１０と、上記セラミック本体の内部に積層された複数の内部電極２１、２２と、上記セラミック本体１０の外側に形成され、上記内部電極２１、２２と電気的に連結された外部電極３１、３２と、を含み、上記外部電極３１、３２は、金属層３１ａ、３２ａ及び上記金属層３１ａ、３２ａ上に形成された伝導性樹脂層３１ｂ、３２ｂを含み、上記伝導性樹脂層３１ｂ、３２ｂは、銅粉末及びエポキシ樹脂を含み、上記銅粉末は、１０ｗｔ％以上の含量を有し、粒径が２μｍ以上である第１銅粉末と５ｗｔ％以上の含量を有し、粒径が０．７μｍ以下である第２銅粉末とを含み、上記第１銅粉末は、球形粉末及びフレーク（ｆｌａｋｅ）状の粉末が混合されたものであることができる。
以下では、本発明の一実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されない。
上記セラミック本体１０は、その形状に制限されないが、例えば、六面体状を有することができる。
また、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同一概念で用いることができる。
本発明の他の実施形態によると、上記セラミック本体１０を形成する原料は、十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
上記セラミック本体１０を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものを用いる。
上記複数の内部電極２１、２２を形成する材料は、特に制限されない。例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成することができる。
本発明の一実施形態による積層セラミックキャパシタは、上記複数の内部電極２１、２２と電気的に連結された外部電極３１、３２を含むことができる。
上記外部電極３１、３２は、静電容量を形成するために、上記内部電極２１、２２と電気的に連結されることができる。
本発明の一実施形態によると、上記外部電極３１、３２は、金属層３１ａ、３２ａと、上記金属層３１ａ、３２ａ上に形成された伝導性樹脂層３１ｂ、３２ｂと、を含むことができる。
上記金属層３１ａ、３２ａは、特に制限されないが、例えば、全体重量に対して６０重量％以下の導電性金属を含むことができる。
上記金属層３１ａ、３２ａに用いられる導電性金属は、静電容量を形成するために上記内部電極と電気的に連結されることができる材質であれば、特に制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上であることができる。
上記伝導性樹脂層３１ｂ、３２ｂは、金属層３１ａ、３２ａ上に形成され、上記金属層３１ａ、３２ａを完全に覆う形態で形成されることができるが、これに制限されない。
本発明の一実施形態によると、上記伝導性樹脂層３１ｂ、３２ｂは、銅粉末及びエポキシ樹脂を含むことができる。
一般の積層セラミックキャパシタにおいて、外部衝撃によるクラック発生が問題になっており、このようなクラック発生の原因としては、外部電極が十分に応力を吸収できないか、めっき層による応力発生が挙げられる。
これを解決するための手段として、外部電極の金属層とめっき層との間に伝導性物質を含有する樹脂組成物を塗布することで、外部衝撃を吸収して信頼性を向上させている。
しかし、上記樹脂組成物を塗布する場合、一般の銅（Ｃｕ）焼成タイプの外部電極に比べてＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が上昇するという問題があった。
本発明の一実施形態によると、上記伝導性樹脂層３１ｂ、３２ｂが銅粉末及びエポキシ樹脂を含むことで、外部衝撃を吸収して信頼性を向上させることができる。
上記伝導性樹脂層３１ｂ、３２ｂが含む上記エポキシ樹脂は、特に制限されないが、例えば、上記銅粉末１００重量部に対して５〜３０重量部の含量を有することができる。
上記エポキシ樹脂の含量が５重量部未満の場合は、樹脂不足によってペースト製造作業が困難になり、相安定性が低くなって相分離または粘度経時変化を誘発する可能性があり、銅の分散性が減少して充填率が低下し、これによる緻密度の低下を誘発するおそれがある。
また、エポキシ樹脂の含量が３０重量部を超過する場合、過度な樹脂含量によって金属間接触性が低下することが原因で非抵抗が増加し、表面部分の樹脂面積が増加することから、伝導性樹脂層を形成した後、めっき層の形成時に、めっき不良問題が発生し得る。
一方、本発明の一実施形態によると、上記伝導性樹脂層３１ｂ、３２ｂは、銅粉末及びエポキシ樹脂を含み、上記銅粉末は、１０ｗｔ％以上の含量を有し、粒径Ｄ１が２μｍ以上である第１銅粉末と、５ｗｔ％以上の含量を有し、粒径Ｄ２が０．７μｍ以下である第２銅粉末３と、を含み、上記第１銅粉末は、球形粉末１及びフレーク（ｆｌａｋｅ）状の粉末２が混合されたものであることができる。
従って、本発明の一実施形態によると、上記のように平均粒径が異なる異種の銅粉末を一定含量含むことで、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が上昇するという問題を解決することができる。
即ち、一般の伝導性樹脂層とは異なって上記銅粉末が１０ｗｔ％以上の含量を有し、粒径Ｄ１が２μｍ以上である第１銅粉末と５ｗｔ％以上の含量を有し、粒径Ｄ２が０．７μｍ以下である第２銅粉末３とを含むことで、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を向上させるとともに、高信頼性の積層セラミックキャパシタを具現することができる。
上記の通り、第１銅粉末の粒径Ｄ１が２μｍ以上になるように調節することで、上記積層セラミックキャパシタにおいて、外部電極３１、３２の層間の浮き不良を防止することができる。
また、上記第２銅粉末３の粒径Ｄ２が０．７μｍ以下になるように調節することで、上記第１銅粉末の粒子間に分布するようになり、上記積層セラミックキャパシタにおける伝導性樹脂層３１ｂ、３２ｂ表面の金属面積を拡大してめっき性を向上させることができる。
上記第１銅粉末の粒径Ｄ１が２μｍ未満であるか、第２銅粉末３の粒径Ｄ２が０．７μｍを超過する場合は、上記積層セラミックキャパシタにおいて、めっき不良問題または外部電極３１、３２の層間の浮き不良が発生する可能性がある。
また、上記銅粉末が１０ｗｔ％以上の含量を有する第１銅粉末と５ｗｔ％以上の含量を有する第２銅粉末３とを含むことで、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を向上させるとともに、高信頼性の積層セラミックキャパシタを具現することができる。
上記第１銅粉末及び第２銅粉末の含量は、図３に示されているように、積層セラミックキャパシタの長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
具体的には、図３のように、積層セラミックキャパシタの幅Ｗ方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した伝導性樹脂層領域に対し、横×縦が１０μｍ×１０μｍである領域で観察される第１銅粉末及び第２銅粉末の含量を測定して求めることができる。
上記第１銅粉末及び第２銅粉末の含量は、後述する第１銅粉末及び第２銅粉末が測定された面積から計算されることができる。
即ち、同一の銅粉末の場合、比重は同一であるとみなすことができ、同一比重に対して測定された各粉末の面積を用いて換算する場合、上記伝導性樹脂層が含む各粉末の含量を計算することができる。
上記第１銅粉末の含量は、上記の通り、球形粉末及びフレーク（ｆｌａｋｅ）状の粉末の含量を合わせたもので計算されることができ、粒径が２μｍ以上である粉末に対して計算された含量であることができる。
また、上記第２銅粉末の含量は、粒径が０．７μｍ以下である粉末に対して計算された含量であることができる。
上記第１銅粉末及び第２銅粉末の含量は、抽出された伝導性樹脂層領域の全体に対する各粉末の含量の重量百分率を意味することができる。
上記銅粉末が含む第１銅粉末の含量が１０ｗｔ％未満であるか、第２銅粉末の含量が５ｗｔ％未満である場合は、上記積層セラミックキャパシタにおいて、めっき不良問題または外部電極の層間の浮き不良が発生する可能性がある。
上記第１銅粉末は、特に制限されないが、例えば、球形の第１銅粉末１及びフレーク（ｆｌａｋｅ）状の第１粉末２が混合された形態であることができる。
上記第１粉末において上記球形の第１銅粉末１が上記外部電極内に占める含量は、上記フレーク（ｆｌａｋｅ）状の第１銅粉末２が占める含量以上であることができるが、これに限定されない。
上記球形の第１銅粉末１は、特に制限されないが、例えば、長軸と短軸との長さ比率（長軸／短軸）が１．４５以下である粒子と定義されることができる。
また、上記フレーク（ｆｌａｋｅ）状の第１銅粉末２は、長軸と短軸との長さ比率（長軸／短軸）が１．９５以上である粒子と定義されることができるが、これに限定されない。
上記球形及びフレーク（ｆｌａｋｅ）状で混合された形態の第１粉末１、２の長軸及び短軸の長さは、図３に示されているように、積層セラミックキャパシタの長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
具体的には、図３のように、積層セラミックキャパシタの幅Ｗ方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した伝導性樹脂層領域に対し、横×縦が１０μｍ×１０μｍである領域で観察される球形及びフレーク（ｆｌａｋｅ）状の第１粉末１、２の長軸及び短軸の長さを測定して求めることができる。
図４を参照すると、外部電極の伝導性樹脂層領域は、球形及びフレーク（ｆｌａｋｅ）状の第１銅粉末１、２と、第１銅粉末より粒径が小さい球形の第２銅粉末３と、を含むことが分かる。
本発明の一実施形態による積層セラミックキャパシタは、特に制限されないが、例えば、上記積層セラミックキャパシタのＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）は、０．１ｍΩ≦ＥＳＲ≦３０ｍΩを満たすことができる。
本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１を含むセラミック本体１０と、上記セラミック本体の内部に積層された複数の内部電極２１、２２と、上記セラミック本体１０の外側に形成され、上記内部電極２１、２２と電気的に連結された外部電極３１、３２と、を含み、上記外部電極３１、３２は、金属層３１ａ、３２ａ及び上記金属層３１ａ、３２ａ上に形成された伝導性樹脂層３１ｂ、３２ｂを含み、上記伝導性樹脂層３１ｂ、３２ｂは、銅粉末及びエポキシ樹脂を含み、上記銅粉末は、粒径が２μｍ以上である第１銅粉末と粒径が０．７μｍ以下である第２銅粉末とを含み、上記第１銅粉末は、球形粉末及びフレーク（ｆｌａｋｅ）状の粉末が混合された形態であり、上記伝導性樹脂層内において上記第１銅粉末が占める面積は１０％以上であり、上記第２銅粉末が占める面積は５％以上であることができる。
上記第１粉末において上記球形が上記外部電極内に占める面積は、上記フレーク（ｆｌａｋｅ）状が占める面積以上であることができる。
上記球形粉末は、長軸と短軸との長さ比率（長軸／短軸）が１．４５以下であることができる。
上記フレーク（ｆｌａｋｅ）状の粉末は、長軸と短軸との長さ比率（長軸／短軸）が１．９５以上であることができる。
上記積層セラミック電子部品のＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）は、０．１ｍΩ≦ＥＳＲ≦３０ｍΩを満たすことができる。
以下では、本発明の他の実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されない。
また、上記本発明の他の実施形態による積層セラミックキャパシタの特徴のうち上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同一の部分は重複を避けるために省略する。
本発明の他の実施形態によると、上記伝導性樹脂層３１ｂ、３２ｂ内において上記第１銅粉末が占める面積は１０％以上であり、上記第２銅粉末が占める面積は５％以上であることができる。
上記第１銅粉末及び第２銅粉末が占める面積は、図３に示されているように、積層セラミックキャパシタの長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
具体的には、図３のように、積層セラミックキャパシタの幅Ｗ方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した伝導性樹脂層領域に対し、横×縦が１０μｍ×１０μｍである領域で観察される第１銅粉末及び第２銅粉末の面積を測定して求めることができる。
上記第１銅粉末の面積は、上記の通り、球形粉末及びフレーク（ｆｌａｋｅ）状の粉末の面積を合わせたもので測定されることができ、粒径が２μｍ以上である粉末に対して測定された面積であることができる。
また、上記第２銅粉末の面積は、粒径が０．７μｍ以下である粉末に対して測定された面積であることができる。
上記第１銅粉末が占める面積及び第２銅粉末が占める面積は、抽出された伝導性樹脂層領域の全体面積に対する各粉末が占める面積の百分率を意味することができる。
本発明の他の実施形態によると、上記伝導性樹脂層３１ｂ、３２ｂ内において上記第１銅粉末が占める面積が１０％以上であり、上記第２銅粉末が占める面積が５％以上になるように調節することで、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を向上させるとともに、高信頼性の積層セラミックキャパシタを具現することができる。
上記第１銅粉末の面積が１０％未満であるか、第２銅粉末の面積が５％未満である場合は、上記積層セラミックキャパシタにおいて、めっき不良問題または外部電極の層間の浮き不良が発生する可能性がある。
また、上記第１粉末において上記球形の第１銅粉末１が上記外部電極内に占める面積は、上記フレーク（ｆｌａｋｅ）状の第１銅粉末２が占める面積以上であることができるが、これに限定されない。
従って、本発明の他の実施形態によると、上記の通り、平均粒径が異なる異種の導電性金属粉末を一定面積含むことで、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が上昇するという問題を解決することができる。
即ち、一般の外部電極用導電性ペーストとは異なって上記銅粉末が１０％以上の面積を有し、粒径Ｄ１が２μｍ以上である第１粉末と５％以上の面積を有し、粒径Ｄ２が０．７μｍ以下である第２粉末３とを含むことで、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を向上させるとともに、高信頼性の積層セラミックキャパシタを具現することができる。
以下では、実施例を通じて本発明についてより詳細に説明するが、本発明はこれに限定されない。
本実施例は、積層セラミックキャパシタに対し、外部電極における伝導性樹脂層が含む第１粉末及び第２粉末の含量と粒径によるはんだ検査の結果及び浮き検査の結果を確認するため行われたものである。
本実施例による積層セラミックキャパシタは、下記のような段階で製作された。
まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを用意する。これにより、誘電体層を形成した。
次に、ニッケル粒子の平均サイズが０．０５から０．２μｍである内部電極用導電性ペーストを用意した。
続いて、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法によって塗布して内部電極を形成した後、５０層積層して積層体を製作した。
その後、圧着及び切断して０６０３規格サイズ（Ｓｉｚｅ）のチップを製造し、上記チップをＨ２０．１％以下の還元雰囲気下で、温度１０５０〜１２００℃で焼成した。
次いで、導電性金属及びガラスフリットを含む導電性ペーストで金属層を形成し、上記金属層上に多様な粒径を有する第１及び第２銅粉末に対して含量が異なるようにしながら、本発明の数値範囲を満たすように伝導性樹脂層を形成して外部電極を用意した。
次に、上記外部電極上にめっきなどの工程を経て積層セラミックキャパシタを製作した。
一方、比較例は、上記第１及び第２粉末の含量及び粒径が本発明の数値範囲を外れるように制作した点を除いては、同一の製造方法によって製作された。
下記表１は、積層セラミックキャパシタに対し、外部電極において伝導性樹脂層が含む第１銅粉末及び第２銅粉末の含量と粒径によるはんだ検査の結果及び浮き検査の結果を比較したものである。
はんだ検査は、積層セラミックキャパシタをはんだ（Ｓｏｌｄｅｒ）鉛（Ｐｂ）が満たされたはんだバス（ｂａｔｈ）に垂直に入れた後、表面が鉛で十分に覆われているか否かを確認するもので、途切れずにめっきされている場合を良好（○）、そうでない場合を不良（Ｘ）と示した。
また、浮き検査は、積層セラミックキャパシタを３００℃の鉛槽に１０秒入れた後、内部分析をして外部電極の層間に浮きが無いかを検査する方法によって行われた。浮きがない場合を良好（○）、そうでない場合を不良（Ｘ）と示した。
上記表１（表１−１，１−２）から分かるように、比較例である試料１〜４０、４３及び４６は、本発明の数値範囲を外れる場合で、めっき不良または外部電極の層間の浮き不良の問題があることが分かる。
これに対し、本発明の実施例である試料４１、４２、４４、４５、４７及び４８は、本発明の上記数値範囲を満たす場合で、めっき不良または外部電極の層間の浮き不良の問題がないことが分かる。
下記表２は、積層セラミックキャパシタに対し、外部電極において伝導性樹脂層が含む第１銅粉末及び第２銅粉末が占める面積の百分率と粒径によるはんだ検査及び浮き検査の結果を比較したものである。
はんだ検査は、積層セラミックキャパシタをはんだ（Ｓｏｌｄｅｒ）鉛（Ｐｂ）が満たされたはんだバス（ｂａｔｈ）に垂直に入れた後、表面が鉛で十分に覆われているか否かを確認するもので、途切れずにめっきされている場合を良好（○）、そうでない場合を不良（Ｘ）と示した。
また、浮き検査は、積層セラミックキャパシタを３００℃の鉛槽に１０秒入れた後、内部分析をして外部電極の層間に浮きが無いかを検査する方法によって行われた。浮きがない場合を良好（○）、そうでない場合を不良（Ｘ）と示した。
上記表２（表２−１，２−２）から分かるように、比較例である試料１〜４０、４３及び４６は、本発明の数値範囲を外れる場合で、めっき不良または外部電極の層間の浮き不良の問題があることが分かる。
これに対し、本発明の実施例である試料４１、４２、４４、４５、４７及び４８は、本発明の上記数値範囲を満たす場合で、めっき不良または外部電極の層間の浮きの不良の問題がないことが分かる。
図５は本発明の実施例及び比較例によるインピーダンス（Ｚ）及びＥＳＲを比較するグラフである。
図５を参照すると、本発明の実施例及び比較例によるインピーダンス（Ｚ）及びＥＳＲの測定結果を確認することができ、本発明の実施例が比較例に比べてインピーダンス（Ｚ）及びＥＳＲがさらに小さい値を有することが分かる。
即ち、本発明の一実施形態によると、球形及びフレーク（ｆｌａｋｅ）状が混合された第１粉末と第１粉末より平均粒径が小さい第２粉末とを含む外部電極用導電性ペーストを用いることで、優れたＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）特性を有する高信頼性の積層セラミック電子部品を具現することが確認できる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１ 球形の第１銅粉末
２ フレーク状の第１銅粉末
３ 第２銅粉末
１０ セラミック本体
１１ 誘電体層
２１、２２ 内部電極
３１、３２ 外部電極
３１ａ、３２ａ 金属層
３１ｂ、３２ｂ 伝導性樹脂層
２ フレーク状の第１銅粉末
３ 第２銅粉末
１０ セラミック本体
１１ 誘電体層
２１、２２ 内部電極
３１、３２ 外部電極
３１ａ、３２ａ 金属層
３１ｂ、３２ｂ 伝導性樹脂層
Claims (10)
- 誘電体層を含むセラミック本体と、
前記セラミック本体の内部に積層された複数の内部電極と、
前記セラミック本体の外側に形成され、前記内部電極と電気的に連結された外部電極と、を含み、
前記外部電極は、金属層及び前記金属層上に形成された伝導性樹脂層を含み、前記伝導性樹脂層は、銅粉末及びエポキシ樹脂を含み、前記銅粉末は、１０ｗｔ％以上の含量を有し、粒径が２μｍ以上である第１銅粉末と５ｗｔ％以上の含量を有し、粒径が０．７μｍ以下である第２銅粉末とを含み、前記第１銅粉末は、球形粉末及びフレーク状の粉末が混合される、積層セラミック電子部品。 - 前記第１銅粉末が含む球形粉末の含量は、フレーク状粉末の含量以上である、請求項１に記載の積層セラミック電子部品。
- 前記球形粉末は、長軸と短軸との長さ比率である長軸／短軸が１．４５以下である、請求項１に記載の積層セラミック電子部品。
- 前記フレーク状の粉末は、長軸と短軸との長さ比率である長軸／短軸が１．９５以上である、請求項１に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品の等価直列抵抗であるＥＳＲは、０．１ｍΩ≦ＥＳＲ≦３０ｍΩを満たす、請求項１に記載の積層セラミック電子部品。
- 誘電体層を含むセラミック本体と、
前記セラミック本体の内部に積層された複数の内部電極と、
前記セラミック本体の外側に形成され、前記内部電極と電気的に連結された外部電極と、を含み、
前記外部電極は、金属層及び前記金属層上に形成された伝導性樹脂層を含み、前記伝導性樹脂層は、銅粉末及びエポキシ樹脂を含み、前記銅粉末は、粒径が２μｍ以上である第１銅粉末と粒径が０．７μｍ以下である第２銅粉末とを含み、前記第１銅粉末は、球形粉末及びフレーク状の粉末が混合された形態であり、前記伝導性樹脂層内において前記第１銅粉末が占める面積は１０％以上であり、前記第２銅粉末が占める面積は５％以上である、積層セラミック電子部品。 - 前記第１銅粉末において前記球形が前記外部電極内に占める面積は、前記フレーク状が占める面積以上である、請求項６に記載の積層セラミック電子部品。
- 前記球形粉末は、長軸と短軸との長さ比率である長軸／短軸が１．４５以下である、請求項６に記載の積層セラミック電子部品。
- 前記フレーク状の粉末は、長軸と短軸との長さ比率である長軸／短軸が１．９５以上である、請求項６に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品の等価直列抵抗であるＥＳＲは、０．１ｍΩ≦ＥＳＲ≦３０ｍΩを満たす、請求項６に記載の積層セラミック電子部品。
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