JP2017191948A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】本発明は積層セラミック電子部品に関する。
【解決手段】本発明は、誘電体層を含むセラミック本体と、上記セラミック本体内に形成された第１及び第２内部電極層と、を含み、上記誘電体層の平均厚さをｔ_ｄ、上記第１又は第２内部電極層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たす積層セラミック電子部品を提供する。
本発明によると、内部電極層の厚さを均一化して耐電圧特性を向上させるとともに、信頼性に優れた大容量の積層セラミック電子部品を実現することができる。
【選択図】図３

Description

本発明は、耐電圧特性を向上させるとともに、信頼性に優れた大容量の積層セラミック電子部品に関する。

近年、電子製品の小型化に伴い、積層セラミック電子部品においても小型化及び大容量化が求められている。

これにより、誘電体と内部電極の薄膜化、多層化が様々な方法で試されており、最近では誘電体層の厚さは薄く、積層数が多い積層セラミック電子部品が製造されている。

しかし、このような大容量化を図るために誘電体層の厚さと内部電極層の厚さを薄くすると、内部電極層の厚さが不均一になり、電極層が連続的に連結されず、部分的に途切れて連結性が低下する。

内部電極層の厚さが不均一な場合、内部電極層の厚さの厚い部分は誘電体層において互いに近づいて形成され、絶縁破壊電圧（ＢＤＶ）が低下するという問題があった。

また、上記のような問題点により、絶縁特性が低下し積層セラミック電子部品の信頼性が低下するという問題もあった。

本発明の目的は、耐電圧特性を向上させるとともに、信頼性に優れた大容量の積層セラミック電子部品を提供することにある。

本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内に形成された第１及び第２内部電極層と、を含み、上記誘電体層の平均厚さをｔ_ｄ、上記第１又は第２内部電極層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たす積層セラミック電子部品を提供する。

上記誘電体層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層の平均厚さであることができる。

上記第１又は第２内部電極層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６０μｍ以下であることができる。

上記第１又は第２内部電極層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における内部電極層の平均厚さであることができる。

また、上記誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、上記第１又は第２内部電極層に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たすことができる。

上記第１又は第２内部電極層の平均厚さに対する上記誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５であることができる。

本発明の他の実施形態は、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体内に形成された複数の内部電極層と、を含み、上記複数の誘電体層の平均厚さをｔ_ｄ、上記複数の内部電極層から選択されたいずれか一層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たす積層セラミック電子部品を提供する。

上記複数の誘電体層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層の平均厚さであることができる。

上記複数の内部電極層から選択されたいずれか一層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であることができる。

上記複数の内部電極層から選択されたいずれか一層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における中央部の内部電極層の平均厚さであることができる。

上記複数の誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、上記複数の内部電極層に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たすことができる。

上記複数の内部電極層から選択されたいずれか一層の平均厚さに対する上記複数の誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５であることができる。

本発明の他の実施形態は、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体内に形成された複数の内部電極層と、を含み、上記複数の誘電体層の平均厚さをｔ_ｄ、上記複数の内部電極層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たす積層セラミック電子部品を提供する。

上記複数の誘電体層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層の平均厚さであることができる。

上記複数の内部電極層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であることができる。

上記複数の内部電極層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における内部電極層の平均厚さであることができる。

上記複数の誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、上記複数の内部電極層に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たすことができる。

上記複数の内部電極層の平均厚さに対する上記複数の誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５であることができる。

本発明によると、内部電極層の厚さを均一化して耐電圧特性を向上させるとともに、信頼性に優れた大容量の積層セラミック電子部品を実現することができる。

本発明の一実施形態による積層セラミックコンデンサを概略的に示す斜視図である。 図１のＢ−Ｂ'線に沿って切断した断面図である。 図２における内部電極層と誘電体層の厚さを示す拡大図である。

本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態のみに限定されるものではない。また、本発明の実施形態は、当該技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における構成要素の形状及びサイズなどは、より明確な説明のために誇張することもあり、図面上において同一の符号で示される構成要素は同一の構成要素である。

以下、添付された図面を参照して本発明の好ましい実施形態を説明する。

図１は、本発明の一実施形態による積層セラミックコンデンサを概略的に示す斜視図である。

図２は、図１のＢ−Ｂ'線に沿って切断した断面図である。

図３は、図２における内部電極層と誘電体層の厚さを示す拡大図である。

図１から図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、上記セラミック本体１０内に形成された第１及び第２内部電極層２１、２２と、を含み、上記誘電体層１の平均厚さをｔ_ｄ、上記第１又は第２内部電極層２１、２２の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たすことができる。

以下、本発明の一実施形態による積層セラミック電子部品、特に積層セラミックコンデンサについて説明するが、これに制限されるものではない。

本発明の一実施形態によると、上記誘電体層１を形成する原料としては、十分な静電容量を得ることができれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末であることができる。

上記誘電体層１を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ_３）等のパウダーに本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等を添加することができる。

上記第１又は第２内部電極層２１、２２を形成する材料としては、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金のような貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち１種以上の物質からなる導電性ペーストを使用して形成されることができる。

静電容量を形成するためには、外部電極３が上記セラミック本体１０の外側に形成されることができ、上記第１及び第２内部電極層２１、２２と電気的に接続されることができる。

上記外部電極３は、内部電極と同じ材質の導電性物質からなることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等で形成されることができる。

上記外部電極３は、上記材質のメタルパウダーにガラスフリットを添加して作られた導電性ペーストを塗布した後、焼成することにより形成されることができる。

図２及び図３を参照すると、本発明の一実施形態である積層セラミック電子部品は、誘電体層１の平均厚さｔ_ｄが０．６μｍ以下にすることができる。

本発明の一実施形態において、上記誘電体層１の厚さは、上記第１及び第２内部電極層２１、２２の間に配置される誘電体層１の平均厚さを意味することができる。

上記誘電体層１の平均厚さは、図２のように、セラミック本体１０の長さ方向の断面を走査型電子顕微鏡（ＳＥＭ，Ｓｃａｎｎｉｎｇ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。

例えば、図２のように、セラミック本体１０の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面を走査型電子顕微鏡（ＳＥＭ）でスキャンしたイメージから取り出された任意の誘電体層に対して、長さ方向Ｌに等間隔の３０個の地点でその厚さを測定することで平均値を測定することができる。

上記等間隔の３０個の地点は、第１及び第２内部電極層２１、２２が互いに重畳される領域を意味する容量形成部において測定されることができる。

上記誘電体層１を形成するのに使用されるセラミック粉末の平均粒径は特に制限されず、本発明の目的を達成するために調節することができ、例えば、４００ｎｍ以下に調節することができる。

しかし、上記のように平均厚さｔ_ｄが０．６μｍ以下の超薄膜の誘電体層１が適用される場合、第１及び第２内部電極層２１、２２の厚さが不均一になり、誘電体層１内で電極間のショートが頻繁に起こるようになる。

大容量化を図るために第１及び第２内部電極層２１、２２の厚さが薄くなるほど、第１及び第２内部電極層２１、２２の厚さはさらに不均一になり、これによって上記問題が頻繁に起こるようになる。

また、第１及び第２内部電極層２１、２２の間に薄膜の誘電体層１が形成されることによって、第１及び第２内部電極層２１、２２の厚さの不均一は電極間の距離を縮め、絶縁破壊電圧（ＢＤＶ）の低下をもたらす恐れがある。

したがって、本発明の一実施形態によると、上記誘電体層１の平均厚さをｔ_ｄ、上記第１又は第２内部電極層２１、２２の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たすことで上記問題を解決することができる。

具体的には、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄの値が０．３０未満であると、内部電極層２の厚さの不均一を最小限に抑えることができ、電極間のショートの発生を防止し、絶縁破壊電圧（ＢＤＶ）の低下を防ぐことができる。

これによって、平均厚さｔ_ｄが０．６μｍ以下の超薄膜の誘電体層１が適用された場合にも、耐電圧特性の向上だけでなく、信頼性に優れた大容量の積層セラミック電子部品を実現することができる。

上記第１又は第２内部電極層２１、２２の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎは、特に制限されないが、例えば、１つの内部電極層の長さ方向Ｌに全体の厚さを測定した値から決定されることができる。

或いは、上記第１又は第２内部電極層２１、２２の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎは、１つの内部電極層の長さ方向に等間隔の３０個の地点のうちいずれか１つの地点、例えば、中央部の厚さを測定した値から決定されることができる。

具体的には、セラミック本体１０の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面を走査型電子顕微鏡（ＳＥＭ）でスキャンしたイメージから取り出された内部電極層の厚さを測定することができる。

上記のような方法で測定された内部電極層２の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎの差と平均厚さｔ_ｄが０．６μｍ以下の誘電体層１の厚さの比が０．３０未満であると、耐電圧特性が向上するようになる。

（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄの値が０．３０以上であると、内部電極層の最大厚さと最小厚さの差が大きくなるにつれて電極間のショートが頻繁に発生し、耐電圧特性が低下する恐れがある。

一方、第１又は第２内部電極層２１、２２の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎとの差を小さくするためには、内部電極層を形成する導電性ペーストにおけるメタルパウダーの粒子サイズ又は量を変更したり、添加する有機物とセラミックの量を調節したりする方法がある。

また、導電性ペーストを用いて内部電極層を成形する印刷工程で層の厚さを調節することもできる。

また、焼成工程において昇温速度と焼成雰囲気を調節することで電極の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎとの差を制御することができる。

本発明の一実施形態によると、上記内部電極層の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎとの差を小さくするために、内部電極層を形成する導電性ペーストに添加される有機物の量を調節する方法を使用することができる。

具体的には、上記導電性ペーストに添加される添加物としては、バインダー樹脂、無機成分及び溶剤等があり、上記有機物は特に制限されないが、例えば、溶剤の場合、テルピネオール（ｔｅｒｐｉｎｅｏｌ）であることができる。

上記添加される有機物のうち溶剤の量を調節することで上記導電性ペーストの粘度を調節することができ、低粘度の導電性ペーストを上記誘電体層１上に塗布することで上記内部電極層の厚さの差を小さくすることができる。

また、上記第１又は第２内部電極層２１、２２の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であることができる。

上記第１又は第２内部電極層２１、２２の平均厚さは、特に制限されないが、例えば、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における内部電極層の平均厚さであることができる。

本発明の一実施形態によると、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たし、且つ、ｔ_ｅを０．６μｍ以下に調節することで耐電圧特性を向上させるとともに、信頼性に優れた大容量の積層セラミック電子部品を実現することができる。

上記第１又は第２内部電極層２１、２２の平均厚さを０．６μｍ以下に調節するためには、特に制限されないが、例えば、内部電極層を形成する導電性ペーストにおけるメタルパウダーの粒子サイズや量を変更したり、溶剤、バインダー樹脂の含量を調節したりする方法がある。

また、上記メタルパウダーの粒子サイズは、本発明の目的を達成するために調節することができ、特に制限されないが、０．０５μｍ〜０．４μｍであることができる。

一方、上記誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、上記内部電極に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たすことができる。

上記のように、メタルパウダーの平均粒径とセラミック粉末の平均粒径の比が０．８以上及び１．２以下の値を有するように調節することで、薄膜の誘電体層及び内部電極層を適用しても信頼性に優れた積層セラミック電子部品を実現できるようになる。

上記範囲において、Ｄ_ｅ／Ｄ_ｄが０．８以下、又は１．２以上であると、内部電極に使用されるメタルパウダーの平均粒径と、誘電体として使用されるセラミック粉末の平均粒径との差が非常に大きくなるため、静電容量を形成するのに問題があり、信頼性の低下を招く恐れがある。

また、上記第１又は第２内部電極層の平均厚さに対する上記誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５であることができる。

上記第１又は第２内部電極層の平均厚さに対する上記誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅを１．０以上１．５以下に調節することで、薄膜の誘電体層及び内部電極層を適用しても信頼性に優れた積層セラミック電子部品を実現できるようになる。

上記範囲において、ｔ_ｄ／ｔ_ｅは、１．０未満であると、静電容量を形成のに問題があり、１．５を超えると、絶縁特性が低下し積層セラミック電子部品の信頼性に問題が発生する恐れがある。

一方、本発明の他の実施形態による積層セラミック電子部品は、複数の誘電体層１が積層されたセラミック本体１０と、上記セラミック本体１０内に形成された複数の第１又は第２内部電極層２１、２２と、を含み、上記複数の誘電体層１の平均厚さをｔ_ｄ、上記複数の第１又は第２内部電極層２１、２２から選択されたいずれか一層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たすことができる。

ここで、上記の実施形態による積層セラミック電子部品は、誘電体層、第１及び第２内部電極層２１、２２がそれぞれ複数積層された以外は、上述した一実施形態による積層セラミック電子部品と同様であるため重複した説明は省略する。

上記複数の誘電体層１の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における中央部の誘電体層の平均厚さであることができる。

また、このような平均値の測定において誘電体層１の数は制限されないが、例えば、１０個以上の誘電体層に対して行い平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。

上記第１及び第２内部電極層２１、２２の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎは、複数の内部電極層２と誘電体層１が交互に積層されたセラミック素体１０内のいずれか一層の内部電極層２の測定された厚さにおける最大厚さと最小厚さを意味する。

具体的には、上記内部電極層２の最大厚さと最小厚さは、一層の内部電極で測定されたものであればその位置は、特に制限されず、例えば、上記積層された内部電極層２の中間に位置した一層の内部電極層の全体の厚さを測定した値から決定されることができる。

或いは、上記内部電極層２の最大厚さと最小厚さは、１つの内部電極層２の長さ方向に等間隔の３０個の地点のうちいずれか１つの地点、例えば、中央部の厚さを測定した値から決定されることができる。

上記複数の内部電極層２から選択されたいずれか一層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であることができる。

上記複数の内部電極層２から選択されたいずれか一層の平均厚さは、特に制限されないが、例えば、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における中央部の内部電極層の平均厚さであることができる。

上記複数の内部電極層から選択されたいずれか一層の平均厚さに対する上記複数の誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５であることができる。

本発明の他の実施形態による積層セラミック電子部品は、複数の誘電体層１が積層されたセラミック本体１０と、上記セラミック本体１０内に形成された複数の第１及び第２内部電極層２１、２２と、を含み、上記複数の誘電体層１の平均厚さをｔ_ｄ、上記複数の第１及び第２内部電極層２１、２２の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たす積層セラミック電子部品を提供する。

上記の実施形態による積層セラミック電子部品は、誘電体層１、第１及び第２内部電極層２１、２２がそれぞれ複数積層された以外は、上述した一実施形態による積層セラミック電子部品と同様であるため、ここで重複した説明は省略する。

上記複数の第１及び第２内部電極層２１、２２の最大厚さｔ_ｍａｘは複数の内部電極層の最大厚さを測定した値の平均と定義し、上記複数の第１及び第２内部電極層２１、２２の最小厚さｔ_ｍｉｎは複数の内部電極層の最小厚さを測定した値の平均と定義することができる。

また、上記内部電極層が複数であればその数は特に制限はないが、例えば、内部電極層の厚さの最大値と最小値は、中間に位置した一層の内部電極層を基準として隣接する１以上の層をさらに含んで測定された最大値と最小値のそれぞれの平均値と定義することができる。

さらに、上記複数の内部電極層全体に対して測定された最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎの平均値と定義されることができる。

上記複数の内部電極層の最大厚さｔ_ｍａｘと最小厚さｔ_ｍｉｎを測定するための各内部電極層の位置は、特に制限されないが、例えば、各内部電極層の全体の厚さを測定した値から決定されることができる。

また、各内部電極層の長さ方向に等間隔の３０個の地点のうちいずれか１つの地点、例えば、中央部の厚さを測定した値から決定されることができる。

上記複数の誘電体層１の平均厚さは、上記セラミック本体１０の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層１の平均厚さであることができる。

上記複数の第１及び第２内部電極層２１、２２の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であることができる。

上記複数の内部電極層の平均厚さは、上記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における内部電極層の平均厚さであることができる。

上記内部電極層が複数であればその数は特に制限はないが、例えば、内部電極層の厚さの最大値と最小値は、中間に位置した一層の内部電極層を基準として隣接する１以上の層をさらに含んで測定された厚さの平均値と定義することができる。

また、複数の内部電極層の平均厚さの測定位置は、特に制限されず、内部電極層の長さ方向に等間隔の３０個の地点のうちいずれか１つの地点、例えば、中央部の厚さを測定した値から決定されることができる。

上記誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、上記内部電極に使用される金属粉末の平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たすことができる。

上記複数の内部電極層の平均厚さに対する上記複数の誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５であることができる。

以下、実施例を用いて本発明をより詳細に説明するが、本発明が実施例によって限定されるものではない。

本実施例は、０．６μｍ以下の平均厚さを有する誘電体層を適用した積層セラミックコンデンサに対し、内部電極層の平均厚さ及び内部電極層の最大厚さと最小厚さの差による信頼性の向上度合いを試すために行われた。

本実施例による積層セラミックコンデンサの製造段階は以下の通りである。

先ず、平均粒径が０．１μｍのチタン酸バリウム（ＢａＴｉＯ_３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して１μｍ及び０．９μｍの厚さで製造された複数のセラミックグリーンシートを準備して誘電体層１を形成する。

次いで、ニッケル粒子の平均粒径が０．０８μｍ〜０．１２μｍである内部電極用導電性ペーストを準備した。

上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、１９０層〜２５０層を積層して積層体を製造した。

その後、圧着、切断して０６０３規格サイズのチップを製造し、上記チップをＨ_２ ０．１％以下の還元雰囲気下、温度１０５０℃〜１２００℃で焼成した。

次いで、外部電極、めっき等の工程を経て積層セラミックコンデンサとして製作した。

上記積層セラミックコンデンサの試料は誘電体層１の平均厚さによって多様に製作され、それぞれの積層セラミックコンデンサの断面を観察したところ、内部電極の平均厚さは０．４５μｍ〜０．６０μｍ水準であり、誘電体層の平均厚さは０．５５μｍ〜０．６５μｍであった。

誘電体層の平均厚さ、内部電極層の平均厚さ、内部電極層の最大厚さと最小厚さは、積層セラミックコンデンサの幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面を走査型電子顕微鏡（ＳＥＭ）でスキャンしたイメージから抽出して測定した。

誘電体層の平均厚さは上記長さ−厚さ方向Ｌ−Ｔの断面における中央部の１０個の誘電体層に対して測定され、測定位置は長さ方向に等間隔の３０個の地点のうち中央部で測定された。

また、内部電極層の平均厚さ、最大厚さと最小厚さの測定も、上記と同様に長さ−厚さ方向Ｌ−Ｔの断面における中央部の１０個の内部電極層に対し、長さ方向に等間隔の３０個の地点のうち中央部で測定された。

下記の表１は、誘電体層の平均厚さ、内部電極層の平均厚さ、内部電極層の最大厚さと最小厚さ、上記内部電極層の最大厚さと最小厚さの差と誘電体層の厚さとの比による加速寿命、破壊電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ，ＢＤＶ）及び信頼性を比較した表である。

上記の表１を参照すると、試料１〜３は、誘電体層の平均厚さが０．６μｍ以下の場合であって、内部電極層の最大厚さと最小厚さの差と誘電体層の厚さとの比（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄが本発明の数値範囲を超えると、高温加速寿命及び信頼性試験で問題が生じ得ることが分かる。

これに対し、試料４〜６は、誘電体層の平均厚さが０．６μｍを超える場合であって、内部電極層の最大厚さと最小厚さの差と誘電体層の厚さとの比（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄが本発明の数値範囲を超えても高温加速寿命試験で良好な結果が得られた。

つまり、後述するように、本発明の一実施形態による積層セラミック電子部品は、誘電体層１の焼成後の平均厚さｔ_ｄが０．６μｍ以下であるときに高温加速寿命及び信頼性の向上に効果的であることが分かった。

下記の表２は、誘電体層の平均厚さが０．６μｍ以下である場合。内部電極層の平均厚さ、内部電極層の最大厚さと最小厚さ、上記内部電極層の最大厚さと最小厚さの差と誘電体層の平均厚さとの比による加速寿命、破壊電圧（ＢＤＶ）及び信頼性を比較した表である。

表２において絶縁破壊電圧（ＢＤＶ）特性は１０Ｖ／ｓｅｃの速度でＤＣ電圧を印加しながら評価し、高温加速試験ＮＧ率は各試料当たり２００個のサンプルに対して、１３５℃で９．４５ＶのＤＣ電圧を印加し、４８時間以内に絶縁抵抗が１０^４ Ω以下に低下したサンプル数を百分率で表示したものである。

上記の表２から分かるように、上記内部電極層の最大厚さと最小厚さの差と誘電体層の厚さとの比が０．３０未満であると、加速寿命が増加し、耐電圧特性が向上し信頼性も向上する。

本発明は上述した実施形態及び添付された図面により限定されるものではなく、添付された請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想を外れない範囲内で多様な形態の置換、変形及び変更が可能であるということは当技術分野の通常の知識を有した者に自明であり、これも請求範囲に記載された技術的事項に属する。

１：誘電体層
２１、２２：第１及び第２内部電極層
３：外部電極
１０：セラミック素体
ｔ_ｄ：誘電体層の厚さ
ｔ_ｅ：内部電極層の厚さ

Claims (12)

1. 誘電体層を含むセラミック本体と、
   前記セラミック本体内に形成された第１及び第２内部電極層と、を含み、
   前記誘電体層の平均厚さをｔ_ｄ、前記第１又は第２内部電極層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たし、
   前記第１又は第２内部電極層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であり、
   前記誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、前記第１又は第２内部電極層に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たす
   積層セラミック電子部品。
2. 前記誘電体層の平均厚さは、前記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層の平均厚さである請求項１に記載の積層セラミック電子部品。
3. 前記第１又は第２内部電極層の平均厚さは、前記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における平均厚さである請求項１または２に記載の積層セラミック電子部品。
4. 前記第１又は第２内部電極層の平均厚さに対する前記誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５である請求項１から３のいずれか１項に記載の積層セラミック電子部品。
5. 複数の誘電体層が積層されたセラミック本体と、
   前記セラミック本体内に形成された複数の内部電極層と、を含み、
   前記複数の誘電体層の平均厚さをｔ_ｄ、前記複数の内部電極層から選択されたいずれか一層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たし、
   前記複数の内部電極層から選択されたいずれか一層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であり、
   前記複数の誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、前記複数の内部電極層に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たす
   積層セラミック電子部品。
6. 前記複数の誘電体層の平均厚さは、前記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層の平均厚さである請求項５に記載の積層セラミック電子部品。
7. 前記複数の内部電極層から選択されたいずれか一層の平均厚さは、前記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における中央部の内部電極層の平均厚さである請求項５または６に記載の積層セラミック電子部品。
8. 前記複数の内部電極層から選択されたいずれか一層の平均厚さに対する前記複数の誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５である請求項５から７のいずれか１項に記載の積層セラミック電子部品。
9. 複数の誘電体層が積層されたセラミック本体と、
   前記セラミック本体内に形成された複数の内部電極層と、を含み、
   前記複数の誘電体層の平均厚さをｔ_ｄ、前記複数の内部電極層の最大厚さをｔ_ｍａｘ、最小厚さをｔ_ｍｉｎとしたとき、ｔ_ｄ≦０．６μｍ、（ｔ_ｍａｘ−ｔ_ｍｉｎ）／ｔ_ｄ＜０．３０を満たし、
   前記複数の内部電極層の平均厚さをｔ_ｅとしたとき、ｔ_ｅは０．６μｍ以下であり、
   前記複数の誘電体層に使用されるセラミック粉末の平均粒径をＤ_ｄ、前記複数の内部電極層に使用されるメタルパウダーの平均粒径をＤ_ｅとしたとき、０．８≦Ｄ_ｅ／Ｄ_ｄ≦１．２を満たす
   積層セラミック電子部品。
10. 前記複数の誘電体層の平均厚さは、前記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における誘電体層の平均厚さである請求項９に記載の積層セラミック電子部品。
11. 前記複数の内部電極層の平均厚さは、前記セラミック本体の幅方向Ｗの中央部で切断した長さ−厚さ方向Ｌ−Ｔの断面における内部電極層の平均厚さである請求項９または１０に記載の積層セラミック電子部品。
12. 前記複数の内部電極層の平均厚さに対する前記複数の誘電体層の平均厚さの比ｔ_ｄ／ｔ_ｅは１．０≦ｔ_ｄ／ｔ_ｅ≦１．５である請求項９から１１のいずれか１項に記載の積層セラミック電子部品。

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