KR102439906B1 - 적층형 커패시터 - Google Patents

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KR102439906B1
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Abstract

본 발명의 일 측면에 따른 적층형 커패시터는 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되고 상기 내부 전극과 연결되는 외부 전극;을 포함하고, 상기 내부 전극은 제1 내부 전극 및 상기 제1 내부 전극보다 얇은 제2 내부 전극을 포함하며, 상기 제1 내부 전극에 포함된 세라믹의 면적분율이 상기 제2 내부 전극에 포함된 세라믹의 면적분율보다 크다.

Description

적층형 커패시터{MULTILAYER CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.
적층형 커패시터의 소형화 및 고용량화를 위해서는 내부 전극 및 유전체층의 두께를 얇게 형성할 수 있는 기술이 필요하다.
본 발명의 목적 중 하나는 내부 전극 및 유전체층의 두께가 얇은 적층형 커패시터를 제공하기 위함이다.
본 발명의 일 측면에 따른 적층형 커패시터는 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되고 상기 내부 전극과 연결되는 외부 전극;을 포함하고, 상기 내부 전극은 제1 내부 전극 및 상기 제1 내부 전극보다 얇은 제2 내부 전극을 포함하며, 상기 제1 내부 전극에 포함된 세라믹의 면적분율이 상기 제2 내부 전극에 포함된 세라믹의 면적분율보다 크다.
일 실시 예에서, 상기 제1 내부 전극에 포함된 세라믹의 면적분율은 1~5 면적%이고, 상기 제2 내부 전극에 포함된 세라믹의 면적분율은 0.5 면적% 이하일 수 있다.
일 실시 예에서, 상기 제1 내부 전극의 두께를 t1, 상기 제2 내부 전극의 두께를 t2로 정의할때, 1.05 ≤ t1/t2 ≤ 1.6를 만족할 수 있다.
일 실시 예에서, 상기 제1 내부 전극의 두께는 0.2~1.0㎛이고, 상기 제2 내부 전극의 두께는 0.14~0.95㎛일 수 있다.
일 실시 예에서, 상기 유전체층의 두께는 0.14~0.95㎛일 수 있다.
일 실시 예에서, 상기 제1 내부 전극은 상기 제2 내부 전극을 형성하는 도전성 페이스트보다 소결 온도가 낮은 도전성 페이스트를 이용하여 형성될 수 있다.
일 실시 예에서, 상기 제1 및 제2 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되고, 상기 제1 내부 전극을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속 분말의 평균 입경은 상기 제2 내부 전극을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속 분말의 평균 입경보다 작을 수 있다.
일 실시 예에서, 상기 제1 내부 전극은 도전성 금속 분말 및 세라믹 공재를 포함하는 도전성 페이스트에 의해 형성되고, 상기 도전성 금속 분말의 평균 입경은 100nm 이하일 수 있다.
일 실시 예에서, 상기 제1 내부 전극은 Cu, Si 및 Al 중에서 선택된 1종 이상과 합금화된 Ni 합금을 포함될 수 있다.
일 실시 예에서, 상기 제2 내부 전극은 W, Cr 및 Co 중에서 선택된 1종 이상과 합금화된 Ni 합금을 포함할 수 있다.
일 실시 예에서, 상기 제2 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되고, 상기 도전성 금속 분말은 S 또는 C로 코팅된 것일 수 있다.
일 실시 예에서, 상기 제2 내부 전극은 Ni 결정립, 상기 Ni 결정립 내부에 분포된 세라믹, 상기 Ni 결정립을 둘러싼 제1 코팅층, 및 상기 세라믹을 둘러싼 제2 코팅층을 포함할 수 있다.
일 실시 예에서, 상기 제1 및 제2 코팅층은 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 중에서 선택된 1종 이상을 포함할 수 있다.
일 실시 예에서, 상기 제1 내부 전극은 2 이상이고, 상기 제2 내부 전극은 상기 2 이상의 제1 내부 전극 사이에 배치될 수 있다.
일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 유전체층을 사이에 두고 번갈아 배치되며, 상기 바디의 양 단면을 통해 번갈아 노출될 수 있다.
본 발명의 다른 일 측면에 따른 적층형 커패시터는 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하고, 상기 내부 전극은 제1 내부 전극 및 상기 제1 내부 전극보다 얇은 제2 내부 전극을 포함하며, 상기 제2 내부 전극은 Ni 결정립, 상기 Ni 결정립 내부에 분포된 세라믹, 상기 Ni 결정립을 둘러싼 제1 코팅층, 및 상기 세라믹을 둘러싼 제2 코팅층을 포함한다.
일 실시 예에서, 상기 제1 및 제2 코팅층은 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 중에서 선택된 1종 이상을 포함할 수 있다.
본 발명에 따르면 소성시 수축 거동을 제어함으로써 내부 전극 및 유전체층의 두께가 얇은 적층형 커패시터를 제공할 수 있다. 이에 따라, 적층형 커패시터의 소형화 및 고용량화를 달성할 수 있다.
도 1은 본 발명의 일 측면에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I`선을 따른 단면을 나타낸 도면이다.
도 3은 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 4는 비교예인 종래의 일반적인 적층형 커패시터의 소성 과정을 순차적으로 나타낸 도면이다.
도 5는 발명예인 본 발명의 일 실시 예에 따른 적층형 커패시터의 소성 과정을 순차적으로 나타낸 도면이다.
도 6은 본 발명의 다른 일 측면에 따른 적층형 커패시터의 I-I'선을 따른 단면을 나타낸 도면이다.
도 7는 도 6의 B 부분을 확대하여 나타낸 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향 또는 두께 방향으로 정의될 수 있다.
적층형 커패시터
도 1은 본 발명의 일 측면에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다. 도 2는 도 1의 I-I`선을 따른 단면을 나타낸 도면이다. 도 3은 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 일 측면에 따른 적층형 커패시터(100)은 유전체층(111)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110) 및 바디(110)에 배치되고, 내부 전극(121, 122)와 연결되는 외부 전극(131, 132)을 포함하고, 상기 내부 전극은 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 내부 전극(121)에 포함된 세라믹의 면적분율이 상기 제2 내부 전극(122)에 포함된 세라믹의 면적분율보다 크다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112, 113)을 포함할 수 있다. 커버층(112, 113)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.
내부 전극(121, 122)은 제1 및 제2 내부 전극을 포함하며, 상기 제1 내부 전극(121)에 포함된 세라믹(121a)의 면적분율이 상기 제2 내부 전극(122)에 포함된 세라믹(122a)의 면적분율보다 크다. 이는 제2 내부 전극(122) 및 유전체층(111)의 두께를 얇게 형성하기 위한 구성으로 하기에 상세히 설명한다.
유전체층(111) 및 내부 전극(121, 122)을 박층화하기 위한 종래의 일반적인 방법으로는 세라믹 시트를 얇게 캐스팅하고, 내부 전극 형성을 위한 도전성 페이스트를 얇게 인쇄하여 소성하는 방법이 있다. 그러나, 이러한 방법으로는 소성시 모든 방향으로 수축이 일어나므로 전극 끊김 현상이 발생할 우려가 있으며, 얇은 세라믹 시트의 결함에 의해 쇼트 불량율이 증가할 우려가 있었다.
반면에, 본 발명에서는 단순히 도전성 페이스트를 얇게 인쇄하고, 세라믹 시트를 얇게하는 것이 아닌, 소성시 수축 거동을 제어함으로써 유전체층 및 내부 전극의 박층화를 달성할 수 있다.
소성시에 일반적으로 15~25%의 수축이 X 방향, Y 방향, Z 방향으로 모두 일어나게 되나, 본 발명에서는 구속 소결(constrained sintering) 기술을 응용하여 Z 방향(두께 방향)으로 대부분의 수축이 일어나게 함으로써 유전체층 및 내부 전극의 박층화를 달성할 수 있다. 구속 소결(constrained sintering)이란, 소결 대상에 소성시 수축하지 않는 판을 상하로 맞대어 소결시킴으로써, 소성시 소결 대상의 수축이 대부분 상하 방향으로 일어나도록 하는 것을 의미한다.
본 발명에서는 제1 내부 전극(121)을 형성하기 위한 도전성 페이스트와 제2 내부 전극(122)을 형성하기 위한 소결 온도를 상이하게 제어함으로써, 제1 내부 전극(121)이 저온에서 소결이 일어나 물리적으로 단단해지며, 이보다 높은 온도에서 소결이 일어나는 제2 내부 전극(122) 및 유전체층(111)이 소결 수축할 때, 두께 방향으로 수축이 가속되도록 유도할 수 있다. 이에 따라, 제2 내부 전극(122) 및 유전체층(111)이 얇게 형성되도록 할 수 있다.
소결 온도에 따라 내부 전극 내에 트랩되는 세라믹의 면적%에 영향을 미치게 되며, 도전성 페이스트의 소결 온도가 낮은 경우 도전성 페이스트에 공재로 포함되는 세라믹이 내부 전극 외부로 배출되기 전에 소성이 완료되어 내부 전극 내에 트랩된 세라믹의 면적분율이 높아지고, 도전성 페이스트의 소결 온도가 높은 경우 공재로 포함되는 세라믹이 대부분 내부 전극 외부로 배출되기 때문에 내부 전극 내에 트랩된 세라믹의 면적분율이 낮아지게 된다.
이때, 제1 내부 전극(121)에 포함된 세라믹(121a)의 면적분율은 1~5 면적%이고, 상기 제2 내부 전극(122)에 포함된 세라믹(122a)의 면적분율은 0.5 면적% 이하일 수 있다.
제1 및 제2 내부 전극(121, 122)에 포함된 세라믹의 면적분율은 바디(110)의 길이-두께(X-Z) 방향 단면을 관찰하여 측정된 것일 수 있다. 예를 들어, 바디(110)의 폭(Y) 방향 중앙에서의 길이-두께(X-Z) 방향 단면에서 전체 제1 내부 전극 중 세라믹이 차지하는 면적과 전체 제2 내부 전극 중 세라믹이 차지하는 면적을 측정한 값일 수 있다. 정확한 비교를 위하여 제1 및 제2 내부 전극에 포함된 세라믹의 면적분율은 동일 단면에서 관찰하는 것이 바람직하며, 길이-두께(X-Z) 방향 단면을 내부 전극 길이 2㎛ 단위로 등분하여 관찰한 후 평균값을 측정한 것일 수 있다.
제1 내부 전극(121)에 포함된 세라믹(121a)이 1 면적% 미만인 경우에는 제2 내부 전극(122)과 소결 온도 차이가 크게 나지 않은 것을 의미하므로, 제1 및 제2 내부 전극의 소결이 비슷한 온도에서 일어나 구속 소결이 충분히 이루어지지 않을 수 있다.
반면에, 제1 내부 전극(121)에 포함된 세라믹(121a)이 5 면적% 초과인 경우에는 내부 전극 내의 비전극 영역이 증가할 수 있어 정전 용량을 확보하기 어려울 수 있다. 또한, 제1 내부 전극(121)의 두께가 두꺼워짐에 따라 제2 내부 전극(122)의 두께를 감소시킨 효과가 상쇄되어 적층형 커패시터의 소형화를 달성하기 어려울 수 있다.
따라서, 제 1 내부 전극에 포함된 세라믹의 면적분율은 1~5 면적%인 것이 바람직하며, 보다 바람직하게는 1.5~4 면적%일 수 있다.
한편, 제2 내부 전극(122)에 포함된 세라믹(122a)이 0.5 면적% 초과인 경우에는 제1 내부 전극(121)과의 소결 온도 차이가 크게 나지 않은 것을 의미하므로, 제1 및 제2 내부 전극의 소결이 비슷한 온도에서 일어나 구속 소결이 충분히 이루어지지 않을 수 있다.
이때, 제1 내부 전극(121)의 두께(t1)가 제2 내부 전극(122)의 두께(t2)보다 두꺼울 수 있다. 상술한 바와 같이 제2 내부 전극(122)은 먼저 소결되어 단단해진 제1 내부 전극(121)에 의해 구속 소결 효과를 받기 때문이다.
또한, 상기 제1 내부 전극(121)의 두께를 t1, 상기 제2 내부 전극(122)의 두께를 t2로 정의할때, 1.05 ≤ t1/t2 ≤ 1.6를 만족할 수 있다.
t1/t2가 1.05 미만인 경우에는 제2 내부 전극(122)에 대한 박층화 효과가 충분하지 않을 수 있다. 반면에, t1/t2가 1.6 초과인 경우에는 제1 내부 전극의 두께(t1)가 너무 두꺼우므로 커패시터의 소형화를 달성하기 어려울 수 있고, 제 2 내부 전극의 두께(t2)가 너무 얇아짐에 따라 전극 연결성이 낮아져 정전 용량이 낮아질 우려가 있다.
또한, 제1 내부 전극의 두께(t1)는 0.2~1.0㎛이고, 제2 내부 전극(122)의 두께(t2)는 0.14~0.95㎛ 일 수 있다. 제2 내부 전극(122)을 얇게 형성함에 따라서 전체 커패시터의 소형화를 달성할 수 있다.
또한, 유전체층의 두께(td)는 0.14~0.95㎛일 수 있다. 유전체층(111)도 제 2내부 전극이 구속 소결되는 것과 동일한 원리로 얇게 형성할 수 있다. 유전체층(111)을 얇게 형성함에 따라서 전체 커패시터의 소형화를 달성할 수 있다. 또한, 유전체층의 성형 필름을 소결 전에 두껍게 유지하고 소결 단계에서 두께 방향으로 수축을 유도 하기 때문에, 성형 필름이 얇아져 일어날 수 있는 성형 필름 내 결함 및 적층 불량을 줄이면서 유전체층의 박층화가 가능하다. 유전체층의 두께(td)가 0.95㎛ 초과인 경우에는 박층화 효과가 떨어질 수 있으며, 0.14㎛ 미만인 경우는 내전압 특성 및 신뢰성이 저하될 우려가 있다.
상술한 바와 같이 제2 내부 전극(122) 및 유전체층(111)을 구속 소결(constrained sintering)시켜 두께를 얇게 하기 위해서 제1 내부 전극(121)은 제2 내부 전극(122)을 형성하는 도전성 페이스트보다 소결 온도가 낮은 도전성 페이스트를 이용하여 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속 분말 및 세라믹 공재를 포함하는 도전성 페이스트에 의해 형성되고, 제1 내부 전극(121)을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속 분말의 평균 입경은 제2 내부 전극(122)을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속 분말의 평균 입경보다 작을 수 있다.
또한, 제1 내부 전극(121)은 도전성 금속 분말 및 세라믹 공재를 포함하는 도전성 페이스트에 의해 형성되고, 상기 도전성 금속 분말의 평균 입경은 100 nm 이하일 수 있다. 일반적으로 내부 전극을 얇게 형성하기 위하여 이용되는 도전성 분말은 100~200nm 크기의 Ni 파우더를 사용하며, 도전성 금속 분말의 평균 입경이 작아질수록 소결 온도가 낮아진다. 따라서, 제2 내부 전극 보다 소결 온도를 낮게 하기 위해서 제1 내부 전극에 사용되는 도전성 금속 분말의 평균 크기는 100nm 이하인 것이 바람직하다.
또한, 제1 내부 전극(121)은 Cu, Si 및 Al 중에서 선택된 1종 이상과 합금화된 Ni 합금을 포함할 수 있다. Cu, Si 및 Al 중에서 선택된 1종 이상과 합금화된 Ni 합금이 제1 내부 전극(121)의 소결 온도를 낮춰 조기 수축이 가능하도록 하기 때문이다.
한편, 제2 내부 전극(122)은 W, Cr 및 Co 중에서 선택된 1종 이상과 합금화된 Ni 합금을 포함할 수 있다. W, Cr 및 Co 중에서 선택된 1종 이상과 합금화된 Ni 합금은 제2 내부 전극(122)의 소결 온도를 상승시켜 수축이 지연되도록 하는 역할을 한다.
또한, 제2 내부 전극(122)은 도전성 금속 분말 및 세라믹 공재를 포함하는 도전성 페이스트에 의해 형성되고, 상기 도전성 금속 분말은 황(S) 또는 카본(C)으로 코팅된 것일 수 있다. 도전성 금속 분말이 황(S) 또는 카본(C)으로 코팅된 경우 소결 온도를 상승시켜 수축이 지연되도록 할 수 있기 때문이다.
또한, 제2 내부 전극(122)은 Ni 결정립, 상기 Ni 결정립 내부에 분포된 세라믹, 상기 Ni 결정립을 둘러싼 제1 코팅층, 및 상기 세라믹을 둘러싼 제2 코팅층을 포함할 수 있다.
Ni 결정립을 둘러싼 제1 코팅층은 Ni 결정립이 외부로 성장하는 것을 억제하고, 제2 코팅층이 형성된 세라믹은 Ni 입자의 움직임을 억제함으로써 내부 전극 뭉침 현상 및 내부 전극 끊김 현상을 억제하여 제2 내부 전극이 얇게 형성되도록 할 수 있다.
또한, Ni 결정립을 둘러싼 제1 코팅층은 제2 내부 전극의 소결 온도를 상승시켜 수축이 지연되도록 함으로써, 제2 내부 전극이 조기 수축된 제1 내부 전극에 의한 구속 소결 효과를 받아 제2 내부 전극이 얇게 형성되도록 할 수 있다.
이때, 제1 및 제2 코팅층은 Ni보다 융점이 낮고, Ni에 고용 (solid solution)이 잘 되지 않으면서 Ni과의 젖음성이 좋은 금속을 포함할 수 있다. 이러한 금속을 내부 전극 페이스트에 추가함으로써 소성 과정에서 Ni 결정립의 표면을 고르게 코팅할 수 있으며, 세라믹의 표면도 고르게 코팅할 수 있다.
예를 들어, Ni보다 융점이 낮고, Ni에 고용하지 않으면서 Ni과의 젖음성이 좋은 금속으로는 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 등이 있다.
이에 따라, 상기 제1 및 제2 코팅층은 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 중에서 선택된 1종 이상을 포함할 수 있다.
나아가, 상술한 제1 내부 전극의 소결 온도를 낮추는 방안 및 제2 내부 전극의 소결 온도를 높이는 방안을 결합함으로써, 제2 내부 전극(122) 및 유전체층(111)의 두께를 보다 얇게 형성할 수 있다.
한편, 제1 내부 전극(121)은 2 이상이고, 제2 내부 전극(122)은 상기 2 이상의 제1 내부 전극(121) 사이에 배치될 수 있다.
제1 내부 전극에 의한 구속 소결(constrained sintering) 효과를 얻기 위함으로, 제1 내부 전극 사이에 제2 내부 전극이 배치되도록 하기 위하여 제1 내부 전극은 최소 2 이상 존재할 수 있다.
예를 들어, 유전체층을 사이에 두고 제1 내부 전극, 제2 내부 전극, 제2 내부 전극, 제2 내부 전극, 제2 내부 전극, 제1 내부 전극 순으로 배치될 수 있다.
다른 예를 들면, 유전체층을 사이에 두고 제2 내부 전극, 제2 내부 전극, 제1 내부 전극, 제2 내부 전극, 제2 내부 전극, 제2 내부 전극, 제1 내부 전극, 제2 내부 전극, 제1 내부 전극, 제2 내부 전극 순으로 배치될 수도 있다.
이 경우, 복수의 제1 내부 전극(121) 간의 극성이 상이할 수 있으며, 복수의 제2 내부 전극(122) 간의 극성이 상이할 수 있다.
나아가, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 번갈아 배치되며, 상기 바디의 양 단면을 통해 번갈아 노출될 수도 있다. 즉, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 상기 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치될 수 있다. 이에 따라 제조 공정을 단순화할 수 있으며, 구속 소결의 효과를 더욱 향상시킬 수 있다.
이 경우, 복수의 제1 내부 전극(121) 간의 극성은 동일할 수 있으며, 복수의 제2 내부 전극(122) 간의 극성은 동일할 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속되도록 바디의 제3 및 제4 면(3, 4)에 각각 배치되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a), 전극층(131a, 132a) 상에 형성된 제1 도금층(131b, 132b) 및 제1 도금층(131b, 132b) 상에 형성된 제2 도금층(131c, 132c)을 포함할 수 있다.
보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층(131a, 132a)은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.
제1 도금층(131b, 132b)은 Ni 도금층일 수 있고, 제2 도금층(131c, 132c)은 Sn 도금층일 수 있으나, 이에 제한되는 것은 아니다.
도 4는 비교예인 종래의 일반적인 적층형 커패시터의 소성 과정을 순차적으로 나타낸 도면이다. 도 5는 발명예인 본 발명의 일 측면에 따른 적층형 커패시터의 소성 과정을 순차적으로 나타낸 도면이다.
도 4 및 도 5에서 (a)는 내부 전극이 인쇄된 세라믹 시트를 적층한 상태이며, (b)는 소성 진행 중의 상태이며, (c)는 소성이 완료된 상태이다.
도 4와 같이, 세라믹 시트(311) 상에 동일한 도전성 페이스트(322)를 이용하여 내부 전극을 인쇄하고 적층한 경우에는, 온도를 높여가며 소성이 진행됨에 따라, 제1 내부 전극(311`) 및 제2 내부 전극(312`)이 동시에 소결이 진행되게 되어 전방향으로 수축이 일어나게 된다. 이에 따라 소성 완료 후, 제1 내부 전극의 두께(t11) 및 제2 내부 전극의 두께(t21)가 동일하다.
반면에 도 5와 같이, 제2 내부 전극을 형성하는 도전성 페이스트(422)보다 소결 온도가 낮은 도전성 페이스트(421)를 이용하여 제1 내부 전극을 형성하는 경우에는, 온도를 높여가며 소성이 진행됨에 따라, 제1 내부 전극(421')이 우선 소결되어 단단해 지게 되며, 높은 온도에서 소결이 일어나는 제2 내부 전극(422`) 및 유전체층(411`)이 소결 수축할 때, 두께 방향으로 수축이 가속되도록 유도한다. 이에 따라, 제2 내부 전극의 두께(t22)가 제1 내부 전극의 두께(t12)보다 얇게 형성된다.
또한, 제1 내부 전극(421``)에 포함된 세라믹의 면적분율이 제2 내부 전극(422``)에 포함된 세라믹의 면적분율보다 큰 것을 확인할 수 있다.
또한, 도 4의 (c)에서의 제2 내부 전극의 두께(t21) 및 유전체층의 두께(td1)보다, 도 5의 (c)에서의 제2 내부 전극의 두께(t22) 및 유전체층(td2)의 두께가 각각 더 얇게 형성되는 것을 확인할 수 있다.
도 4 및 도 5의 도전성 페이스트(322, 422)로서 평균 입경이 150nm인 Ni 분말 및 Ni 분말 대비 10 wt%의 세라믹 분말을 포함하는 도전성 페이스트를 이용하고, 도 5의 도전성 페이스트(421)로서 평균 입경이 80nm인 Ni 분말 및 Ni 분말 대비 10 wt%의 세라믹 분말을 포함하는 도전성 페이스트를 이용하였으며, 다른 조건들은 동일하게 적용하였다.
도 4 및 도 5에 따라 제조된 커패시의 사이즈를 측정한 결과, 도 4에 따라 제조된 적층형 커패시터의 사이즈는 길이: 541㎛, 폭: 318㎛, 두께: 306㎛이었으며, 도 5에 따라 제조된 적층형 커패시터의 사이즈는 길이: 570㎛, 폭: 337㎛, 두께: 270㎛로 측정되어, 본 발명의 일 측면에 따를 경우 두께 방향의 수축거동이 10% 이상 큰 것을 확인할 수 있었다.
도 4에 따라 제조된 적층형 커패시터(비교예) 및 도 5에 따라 제조된 적층형 커패시터(발명예)의 길이, 폭, 두께, 제1 및 제2 내부 전극의 두께, 포함된 세라믹의 면적 분율 및 유전체층의 두께를 측정하여 하기 표 1에 기재하였다.
구분 길이
(㎛)		 폭
(㎛)		 두께
(㎛)		 제1 내부 전극 제2 내부 전극 유전체층
두께
(㎛)
두께
(㎛)		 세라믹
(면적%)		 두께
(㎛)		 세라믹
(면적%)
비교예 541 318 306 0.7 0.3 0.7 0.3 0.7
발명예 570 337 270 0.7 2.2 0.45 0.3 0.4
이하, 본 발명의 다른 일 측면에 따른 적층형 커패시터(200)에 대하여 상세히 설명한다. 다만, 본 발명의 일 측면에 따른 적층형 커패시터와 중복되는 부분은 생략하여 설명한다.
도 6은 본 발명의 변형된 실시 예에 따른 적층형 커패시터(200)의 I-I'선(도 1의 I-I` 선과 동일)을 따른 단면을 나타낸 도면이다. 도 7은 도 6의 B 부분을 확대하여 나타낸 도면이다.
도 6 및 도 7을 참조하여 변형된 실시 예에 따른 적층형 커패시터(200)에 대하여 설명하면, 제2 내부 전극(222)은 Ni 결정립(222a), 상기 Ni 결정립 내부에 분포된 세라믹(222b), 상기 Ni 결정립을 둘러싼 제1 코팅층(222d); 및 상기 세라믹을 둘러싼 제2 코팅층(221c)을 포함한다.
Ni 결정립을 둘러싼 제1 코팅층(222d)은 Ni 결정립(222a)이 외부로 성장하는 것을 억제하고, 제2 코팅층(222c)이 형성된 세라믹(222b)은 Ni 입자의 움직임을 억제함으로써 내부 전극 뭉침 현상 및 내부 전극 끊김 현상을 억제하여 제2 내부 전극(222)이 얇게 형성되도록 할 수 있다.
또한, Ni 결정립을 둘러싼 제1 코팅층(222d)은 제2 내부 전극의 소결 온도를 상승시켜 수축이 지연되도록 함으로써, 제2 내부 전극이 조기 수축된 제1 내부 전극에 의한 구속 소결 효과를 받아 제2 내부 전극이 얇게 형성되도록 할 수 있다.
Ni 결정립(222a)(Ni grain)은 Ni 원자가 규칙적으로 배열해서 만들어진 다면체이다.
세라믹(222b)은 Ni과 젖음성이 좋지 않기 때문에 Ni 입자의 이동을 억제하여 내부 전극 뭉침 현상을 억제하는 역할을 한다. 세라믹(222b)은 내부 전극을 형성하기 위한 도전성 페이스트에 첨가되는 세라믹 공재가 소성 후 내부 전극 내에 트랩된 것일 수 있다.
세라믹(222b)은 Ni과 젖음성이 좋지 않은 세라믹이라면, 그 종류를 특별히 한정할 필요는 없다. 예를 들어, 세라믹(222b)은 BaTiO3, CaTiO3, SrTiO3, BaZrO3 및 CaZrO3 중에서 선택된 1종 이상을 포함할 수 있다.
제1 코팅층(222d)은 Ni 결정립(222a)을 둘러싸고 있다. 즉, 제1 코팅층은 Ni의 결정립계(Grain Boundary)에 존재한다. 제1 코팅층(222d)은 Ni 결정립(222a)이 외부로 성장하는 것을 억제함으로써 내부 전극 끊김 현상을 억제하고, 내부 전극 뭉침현상을 억제하는 역할을 한다.
제2 코팅층(222c)은 Ni 결정립 내에 존재하는 세라믹(222b)의 외부를 둘러싸고 있다.
제2 코팅층(222c)은 Ni 결정립 내에 존재하는 세라믹(222b)끼리 접촉하여 세라믹(222b)의 크기가 커지는 것을 억제하는 역할을 한다.
이때, 제1 및 제2 코팅층은 Ni보다 융점이 낮고, Ni에 고용 (solid solution)이 잘 되지 않으면서 Ni과의 젖음성이 좋은 금속을 포함할 수 있다. 이러한 금속을 내부 전극 페이스트에 추가함으로써 소성 과정에서 Ni 결정립의 표면을 고르게 코팅할 수 있으며, 세라믹의 표면도 고르게 코팅할 수 있다.
예를 들어, Ni보다 융점이 낮고, Ni에 고용하지 않으면서 Ni과의 젖음성이 좋은 금속으로는 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 등이 있다.
이에 따라, 상기 제1 및 제2 코팅층은 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 중에서 선택된 1종 이상을 포함할 수 있다.
나아가, 본 발명의 일 측면에 따른 적층형 커패시터에서 설명한 제1 내부 전극의 소결 온도를 낮추는 방안 및 제2 내부 전극의 소결 온도를 높이는 방안을 결합함으로써, 제2 내부 전극(222) 및 유전체층의 두께를 보다 얇게 형성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 커버층
121, 122: 내부 전극
131, 132: 외부 전극
t1: 제1 내부 전극의 두께
td: 유전체층의 두께
t2: 제2 내부 전극의 두께

Claims (17)

  1. 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되고 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
    상기 내부 전극은 제1 내부 전극 및 상기 제1 내부 전극보다 얇은 제2 내부 전극을 포함하며,
    상기 제1 내부 전극에 포함되며 상기 유전체층과 접촉하지 않는 세라믹의 면적분율이 상기 제2 내부 전극에 포함되며 상기 유전체층과 접촉하지 않는 세라믹의 면적분율보다 큰 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부 전극에 포함된 세라믹의 면적분율은 1~5 면적%이고, 상기 제2 내부 전극에 포함된 세라믹의 면적분율은 0.5 면적% 이하인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 내부 전극의 두께를 t1, 상기 제2 내부 전극의 두께를 t2로 정의할때, 1.05 ≤ t1/t2 ≤ 1.6를 만족하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부 전극의 두께는 0.2~1.0㎛이고, 상기 제2 내부 전극의 두께는 0.14~0.95㎛인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 유전체층의 두께는 0.14~0.95㎛인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극은 상기 제2 내부 전극을 형성하는 도전성 페이스트보다 소결 온도가 낮은 도전성 페이스트를 이용하여 형성된 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되고,
    상기 제1 내부 전극을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속 분말의 평균 입경은 상기 제2 내부 전극을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속 분말의 평균 입경보다 작은 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 내부 전극은 도전성 금속 분말 및 세라믹 공재를 포함하는 도전성 페이스트에 의해 형성되고, 상기 도전성 금속 분말의 평균 입경은 100nm 이하인 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1 내부 전극은 Cu, Si 및 Al 중에서 선택된 1종 이상과 합금화된 Ni 합금을 포함하는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 제2 내부 전극은 W, Cr 및 Co 중에서 선택된 1종 이상과 합금화된 Ni 합금을 포함하는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 제2 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되고, 상기 도전성 금속 분말은 S 또는 C로 코팅된 적층형 커패시터.
  12. 제1항에 있어서,
    상기 제2 내부 전극은 Ni 결정립, 상기 Ni 결정립 내부에 분포된 세라믹, 상기 Ni 결정립을 둘러싼 제1 코팅층, 및 상기 세라믹을 둘러싼 제2 코팅층을 포함하는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제1 및 제2 코팅층은 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 중에서 선택된 1종 이상을 포함하는 적층형 커패시터.
  14. 제1항에 있어서,
    상기 제1 내부 전극은 2개 이상이고,
    상기 제2 내부 전극은 상기 2개 이상의 제1 내부 전극 사이에 배치되는 적층형 커패시터.
  15. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 유전체층을 사이에 두고 번갈아 배치되며, 상기 바디의 양 단면을 통해 번갈아 노출되는 적층형 커패시터.
  16. 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
    상기 내부 전극은 제1 내부 전극 및 상기 제1 내부 전극보다 얇은 제2 내부 전극을 포함하며,
    상기 제1 및 제2 내부 전극 중 제2 내부 전극만이 Ni 결정립, 상기 Ni 결정립 내부에 분포된 세라믹, 상기 Ni 결정립을 둘러싼 제1 코팅층, 및 상기 세라믹을 둘러싼 제2 코팅층을 포함하는 적층형 커패시터.
  17. 제16항에 있어서,
    상기 제1 및 제2 코팅층은 Ag, Au, Zn, Sn, In, Al, Bi, Sb, Ge 및 Te 중에서 선택된 1종 이상을 포함하는 적층형 커패시터.
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