KR20130013437A - 적층 세라믹 전자부품 - Google Patents

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KR20130013437A
KR20130013437A KR1020110075083A KR20110075083A KR20130013437A KR 20130013437 A KR20130013437 A KR 20130013437A KR 1020110075083 A KR1020110075083 A KR 1020110075083A KR 20110075083 A KR20110075083 A KR 20110075083A KR 20130013437 A KR20130013437 A KR 20130013437A
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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명은 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에 형성된 제1 및 제2 내부전극층;을 포함하며, 상기 유전체층의 평균 두께를 td, 상기 제1 또는 제2 내부전극층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면 내부 전극층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품{Laminated ceramic electronic parts}
본 발명은 내전압 특성을 향상시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
이러한 대용량화를 구현하기 위해서 유전체층 두께와 내부 전극 층 두께가 얇아질 수록 내부 전극층의 두께가 불균일해지고 전극 층이 연속적으로 두께가 유지되면서 연결되지 못하고 부분적으로 끊겨서 연결성이 저하된다.
내부 전극층의 두께가 불균일할 경우, 내부 전극층의 두께가 두꺼운 부분은 유전체층에서 서로 가깝게 형성되어 절연파괴전압(BDV)이 저하되는 문제가 발생하였다.
상기 문제점으로 인해 절연특성이 저하되어 적층 세라믹 전자부품의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 내전압 특성을 향상시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에 형성된 제1 및 제2 내부전극층;을 포함하며, 상기 유전체층의 평균 두께를 td, 상기 제1 또는 제2 내부전극층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품을 제공한다.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 유전체층의 평균 두께일 수 있다.
상기 제1 또는 제2 내부전극층의 평균 두께를 te로 규정할 때, te는 0.60μm 이하일 수 있다.
상기 제1 또는 제2 내부전극층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 내부 전극층의 평균 두께일 수 있다.
또한, 상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족할 수 있다.
상기 제1 또는 제2 내부전극층의 평균 두께 대비 상기 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5 일 수 있다.
본 발명의 다른 실시형태는 복수 개의 유전체 층이 적층된 세라믹 본체; 및
상기 세라믹 본체 내에 형성된 복수 개의 내부전극층;을 포함하며, 상기 복수 개의 유전체층의 평균 두께를 td, 상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품을 제공한다.
상기 복수 개의 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 유전체층의 평균 두께일 수 있다.
상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께를 te로 규정할 때, te는 0.6μm 이하일 수 있다.
상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 내부 전극층의 평균 두께일 수 있다.
상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족할 수 있다.
상기 상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께 대비 상기 복수 개의 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5 일 수 있다.
본 발명의 다른 실시형태는 복수 개의 유전체 층이 적층된 세라믹 본체;및 상기 세라믹 본체 내에 형성된 복수 개의 내부전극층;을 포함하며, 상기 복수 개의 유전체층의 평균 두께를 td, 상기 복수 개의 내부전극층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품을 제공한다.
상기 복수 개의 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 유전체층의 평균 두께일 수 있다.
상기 복수 개의 내부전극층의 평균 두께를 te로 규정할 때, te는 0.6μm 이하일 수 있다.
상기 복수 개의 내부전극층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 내부전극층의 평균 두께일 수 있다.
상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족할 수 있다.
상기 복수 개의 내부전극층의 평균 두께 대비 상기 복수 개의 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5일 수 있다.
본 발명은 내부 전극층의 두께를 균일화시켜 내전압 특성을 향상시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2에서 내부 전극층과 유전체층의 두께를 나타내는 확대도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2에서 내부 전극층과 유전체층의 두께를 나타내는 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에 형성된 제1 및 제2 내부전극층(21, 22);을 포함하며, 상기 유전체층(1)의 평균 두께를 td, 상기 제1 또는 제2 내부전극층(21, 22)의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체 층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부전극층(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
정전 용량 형성을 위해 외부전극(3)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극층(21, 22)과 전기적으로 연결될 수 있다.
상기 외부전극(3)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 외부전극(3)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태인 적층 세라믹 전자부품은 유전체 층(1)의 평균 두께(td)가 0.6 μm 이하일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(1)의 두께는 상기 제1 및 제2 내부전극층(21, 22) 사이에 배치되는 유전체층(1)의 평균 두께를 의미할 수 있다.
상기 유전체층(1)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극층(21, 22)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
그러나, 상기와 같이 평균 두께(td)가 0.6 μm 이하의 초박막의 유전체 층(1)이 적용될 경우, 내부 전극층(21, 22)의 두께의 불균일로 인해 유전체층(1) 내에서 전극 간의 쇼트가 빈번히 발생할 수 있다.
이는 대용량화를 구현하기 위해, 내부 전극층(21, 22) 두께가 얇아질수록 내부 전극층(21, 22)의 두께는 더 불균일해지며, 이로 인해 상기의 문제는 더 빈번할 수 있다.
또한, 제1 및 제2 내부전극층(21, 22) 사이에 박막의 유전체 층(1)이 형성됨으로 인하여, 내부전극층(21, 22)의 두께의 불균일은 전극 간 거리를 줄어들게 하여 절연파괴전압(BDV)의 저하를 초래할 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 유전체층(1)의 평균 두께를 td, 상기 제1 또는 제2 내부전극층(21, 22)의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, (tmax - tmin) / td < 0.30를 만족함으로써, 상기의 문제를 해결할 수 있다.
구체적으로, (tmax - tmin) / td의 값이 0.30 미만으로 형성될 경우, 내부 전극층(2)의 두께의 불균일을 최소화할 수 있어 전극 간의 쇼트 발생을 막고, 절연파괴전압(BDV)의 저하를 막을 수 있다.
이로 인하여, 평균 두께(td)가 0.6 μm 이하의 초박막의 유전체층(1)이 적용된 경우에도, 내전압 특성이 향상될 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
상기 제1 또는 제2 내부전극층(21, 22)의 최대 두께 tmax 및 최소 두께 tmin은 특별히 제한되지 않으나, 예를 들어, 하나의 내부 전극층의 길이 방향으로 전부의 두께를 측정한 값에서 결정될 수 있다.
혹은, 하나의 내부 전극층의 길이 방향으로 등간격인 30개의 지점에서 어느 하나의 지점, 예를 들어, 중앙부의 두께를 측정한 값에서 결정될 수도 있다.
구체적으로, 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 내부 전극층의 두께를 측정할 수 있다.
상기와 같은 방법으로 측정된 내부 전극층(2)의 최대 두께 tmax와 최소 두께 tmin의 차이와 평균 두께(td)가 0.6 μm 이하의 유전체층(1)의 두께의 비가 0.30 미만인 경우에 내전압 특성이 향상될 수 있다.
(tmax - tmin) / td의 값이 0.30 이상일 경우에는 내부 전극층의 최대 두께 및 최소 두께의 차이가 커짐으로 인해, 전극 간 쇼트 발생이 빈번하여 내전압 특성이 저하될 수 있다.
한편, 제1 또는 제2 내부전극층(21, 22)의 최대 두께 tmax와 최소 두께 tmin의 차이를 줄이기 위한 방법으로는 내부전극을 형성하는 도전성 페이스트에서 메탈 파우더의 입자 크기 또는 양을 변화시키거나 첨가하는 유기물과 세라믹의 양을 조절하는 방법 등이 있다.
또한, 도전성 페이스트를 이용하여 내부전극 막을 성형하는 인쇄공정에서 막의 두께를 조절할 수도 있다.
그리고, 소성 공정에서 승온 속도와 소성 분위기를 조절하여 전극 최대 두께 tmax와 최소 두께 tmin의 차이를 제어하는 것이 가능하다.
본 발명의 일 실시형태에 따르면, 상기 내부 전극층의 최대 두께 tmax와 최소 두께 tmin의 차이를 줄이기 위하여, 내부전극을 형성하는 도전성 페이스트에 첨가되는 유기물의 양을 조절하는 방법을 사용할 수 있다.
구체적으로, 상기 도전성 페이스트에 첨가되는 첨가물은 바인더 수지, 무기 성분 및 용제 등이 있으며, 상기 유기물은 특별히 제한되지는 않으며, 예를 들어, 용제의 경우 터피네올(terpineol)일 수 있다.
상기 첨가되는 유기물 중 용제의 양을 조절함으로써, 상기 도전성 페이스트의 점도를 조절할 수 있고, 저점도의 도전성 페이스트를 상기 유전체 층(1) 상에 도포함으로써, 상기 내부 전극층의 두께 차이를 줄일 수 있다.
또한, 상기 제1 또는 제2 내부전극층의 평균 두께를te로 규정할 때, te는 0.6μm 이하일 수 있다.
상기 제1 또는 제2 내부전극층의 평균 두께는 특별히 제한되지 않으나, 예를 들어, 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 내부 전극층의 평균 두께일 수 있다.
본 발명의 일 실시형태에 따르면, (tmax - tmin) / td < 0.30를 만족할 뿐만 아니라, te는 0.6μm 이하로 조절함으로써, 내전압 특성이 향상될 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
상기 제1 또는 제2 내부전극층의 평균 두께를 0.6μm 이하로 조절하는 방법은 특별히 제한되지 않으며, 예를 들어, 내부전극을 형성하는 도전성 페이스트에서 메탈 파우더의 입자 크기나 양을 변화시키거나, 용제, 바인더 수지 함량을 변화시켜 수행될 수 있다.
또한, 상기 메탈 파우더의 입자 크기는 본 발명의 목적을 달성하기 위해 조절될 수 있으며, 특별히 제한되지 않으나, 0.05 내지 0.4 μm일 수 있다.
한편, 상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족할 수 있다.
상기와 같이 금속 분말의 평균 입경과 세라믹 분말의 평균 입경의 비가 0.8 이상 및 1.2이하의 값을 가지도록 조절함으로써, 박막의 유전체층 및 내부 전극층을 적용하더라도, 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
상기 범위에서, De/Dd가 0.8 이하이거나 1.2 이상인 경우에는 내부전극에 사용되는 금속 분말의 평균 입경과 유전체로 사용되는 세라믹 분말의 평균 입경 간의 차이가 너무 크므로, 정전 용량 형성에 문제가 있고, 신뢰성이 저하되는 문제가 있을 수 있다.
또한, 상기 제1 또는 제2 내부전극층의 평균 두께 대비 상기 유전체층의 평균 두께의 비(td/te)는 1.0 ≤ td/te ≤ 1.5 일 수 있다.
상기 제1 또는 제2 내부전극층의 평균 두께 대비 상기 유전체층의 평균 두께의 비(td/te)를 1.0 이상 1.5 이하로 조절함으로써, 박막의 유전체층 및 내부 전극층을 적용하더라도, 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
상기 범위에서, td/te가 1.0 미만일 경우 정전 용량 형성에 문제가 있을 수있고, 1.5를 초과하는 경우에는 절연특성이 저하되어 적층 세라믹 전자부품의 신뢰성에 문제가 있을 수 있다.
한편, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수 개의 유전체 층(1)이 적층된 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에 형성된 복수 개의 내부전극층(21, 22);을 포함하며, 상기 복수 개의 유전체층(1)의 평균 두께를 td, 상기 복수 개의 내부전극층(21, 22) 중에서 선택된 어느 한 층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족할 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품은 유전체층, 제1 및 제2 내부전극층이 각각 복수 개 적층된 것을 제외하고는 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 동일하므로, 여기서 중복되는 설명은 생략하도록 한다.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 유전체층의 평균 두께일 수 있다.
또한, 이러한 평균값 측정을 위한 유전체층의 층수는 제한되지 않으며, 예를 들어 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 내부 전극층(21, 22)의 최대 두께 tmax 및 최소 두께 tmin은 복수의 내부 전극층(2)과 유전체층(1)이 교대로 적층된 세라믹 소체(10) 내의 어느 한 층의 내부 전극층(2)의 측정된 두께 중 최대 및 최소 두께를 의미한다.
구체적으로, 상기 내부 전극층(2)의 최대 두께 및 최소 두께는 한 층의 내부 전극에서 측정된 것이면, 그 위치는 특별히 제한되지 않으며, 예를 들어 상기 적층된 내부 전극층(2) 중 중간에 위치한 한 층의 내부 전극층의 전부의 두께를 측정한 값에서 결정될 수 있다.
혹은, 하나의 내부 전극층(2)의 길이 방향으로 등간격인 30개의 지점에서 어느 하나의 지점, 예를 들어, 중앙부의 두께를 측정한 값에서 결정될 수도 있다.
상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께를 te로 규정할 때, te는 0.6μm 이하일 수 있다.
상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께는 특별히 제한되지 않으나, 예를 들어, 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 내부 전극층의 평균 두께일 수 있다.
상기 상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께 대비 상기 복수 개의 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수 개의 유전체 층(1)이 적층된 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에 형성된 복수 개의 내부전극층(21, 22);을 포함하며, 상기 복수 개의 유전체층(1)의 평균 두께를 td, 상기 복수 개의 내부전극층(21, 22)의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품을 제공한다.
상기의 실시형태에 따른 적층 세라믹 전자부품은 유전체층, 제1 및 제2 내부전극층이 각각 복수 개 적층된 것을 제외하고는 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 동일하므로, 여기서 중복되는 설명은 생략하도록 한다.
상기 복수 개의 내부전극층(21, 22)의 최대 두께(tmax) 및 최소 두께(tmin)는 복수 개의 내부전극층의 최대 두께 및 최소 두께를 측정한 값의 평균으로 정의될 수 있다.
또한, 상기 내부전극층이 복수 개이면 특별히 그 수에 제한이 없으며, 예를 들어 최대 및 최소값은 중간에 위치한 한 층의 내부 전극층을 기준으로 인접하는 하나 이상의 층을 더 포함하여 측정된 최대 및 최소값 각각의 평균값으로 정의될 수도 있다.
또한, 상기 복수 개의 내부전극층 전부에 대하여 측정된 최대 두께(tmax) 및 최소 두께(tmin)의 평균값으로 정의될 수 있음은 물론이다.
상기 복수 개의 내부전극층의 최대 두께(tmax) 및 최소 두께(tmin)를 측정하기 위한 각 내부전극층의 위치는 특별히 제한되지 않으며, 예를 들어, 각 내부 전극층의 전부의 두께를 측정한 값에서 결정될 수도 있다.
또한, 각 내부 전극층의 길이 방향으로 등간격인 30개의 지점에서 어느 하나의 지점, 예를 들어, 중앙부의 두께를 측정한 값에서 결정될 수도 있음은 물론이다.
상기 복수 개의 유전체층(1)의 평균 두께는 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 유전체층(1)의 평균 두께일 수 있다.
상기 복수 개의 내부전극층(21, 22)의 평균 두께를 te로 규정할 때, te는 0.6μm 이하일 수 있다.
상기 복수 개의 내부전극층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 내부전극층의 평균 두께일 수 있다.
상기 내부전극층이 복수 개이면 특별히 그 수에 제한이 없으며, 예를 들어 최대 및 최소값은 중간에 위치한 한 층의 내부 전극층을 기준으로 인접하는 하나 이상의 층을 더 포함하여 측정된 두께의 평균값으로 정의될 수도 있다.
또한, 복수 개의 내부 전극층의 평균 두께의 측정 위치는 특별히 제한되지 않으며, 내부 전극층의 길이 방향으로 등간격인 30개의 지점에서 어느 하나의 지점, 예를 들어, 중앙부의 두께를 측정한 값에서 결정될 수도 있다.
상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족할 수 있다.
상기 복수 개의 내부전극층의 평균 두께 대비 상기 복수 개의 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5일 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 0.6 μm 이하의 평균 두께를 갖는 유전체 층을 적용한 적층 세라믹 캐패시터에 대해, 내부 전극층의 평균 두께 및 내부 전극층의 최대 두께 및 최소 두께의 차이에 따른 신뢰성 향상 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1 μm 및 0.9 μm 의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층(1)을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.08 내지 0.12 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 190 내지 250층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
상기 적층 세라믹 캐패시터의 시료들은 유전체층(1)의 평균 두께에 따라 다양하게 제작되었으며, 적층 세라믹 캐패시터의 단면을 관찰한 결과 내부전극의 평균 두께는 0.45 ~ 0.60 μm 수준이고, 유전체층의 평균 두께는 0.55 ~ 0.65 μm로 구현되었다.
유전체층의 평균 두께, 내부 전극층의 평균 두께, 내부 전극층의 최대 두께 및 최소 두께는 적층 세라믹 캐패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출하여 측정하였다.
유전체층의 평균 두께는 상기 길이 및 두께 방향(L-T) 단면에서의 중앙부 10개의 유전체층에 대하여 측정되었으며, 측정 위치는 길이 방향으로 등간격인 30개의 지점 중 중앙부에서 측정되었다.
내부 전극층의 평균 두께, 최대 두께 및 최소 두께의 측정 역시 상기와 같이 길이 및 두께 방향(L-T) 단면에서의 중앙부 10개의 내부 전극층에 대하여, 길이 방향으로 등간격인 30개의 지점 중 중앙부에서 측정되었다.
아래의 표 1은 유전체층의 평균 두께, 내부 전극층의 평균 두께, 내부 전극층의 최대 두께 및 최소 두께, 상기 내부 전극층의 최대 두께 및 최소 두께의 차이와 유전체층의 두께와의 비에 따른 가속 수명, 파괴 전압(Breakdown Voltage, BDV) 및 신뢰성을 비교한 표이다.
Sample
No.		 소성후 유전체
두께 td
(μm)		 내부전극층
평균두께
te (μm)		 내부전극층최대두께
tmax (μm)		 내부전극층 최소두께
tmin (μm)		 (tmax-tmin)/td BDV
(V)		 고온가속수명
NG율
*1 0.60 0.60 0.74 0.47 0.45 42 3/200
*2 0.60 0.60 0.71 0.49 0.37 45 1/200
*3 0.60 0.60 0.67 0.48 0.32 43 1/200
4 0.70 0.60 0.73 0.46 0.39 60 0/200
5 0.70 0.60 0.71 0.41 0.41 68 0/200
6 0.70 0.60 0.72 0.41 0.44 65 0/200
상기 <표 1>을 참조하면, 시료 1 내지 3은 유전체층의 평균 두께가 0.6 μm 이하인 경우로서, 내부 전극층의 최대 두께 및 최소 두께의 차이와 유전체층의 두께와의 비((tmax - tmin) / td)가 본 발명의 수치 범위를 벗어날 경우 고온 가속 수명 및 신뢰성 시험에서 문제가 생길 수 있음을 보인다.
시료 4 내지 6은 유전체층의 평균 두께가 0.6 μm를 초과하는 경우로서, 내부 전극층의 최대 두께 및 최소 두께의 차이와 유전체층의 두께와의 비((tmax tmin) / td)가 본 발명의 수치 범위를 벗어나는 경우에도 고온 가속 수명 시험에서 양호한 결과를 보인다.
따라서, 후술하는 설명에 따라 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)의 소성 후 평균 두께(td)가 0.6 μm 이하일 때 고온 가속 수명 및 신뢰성 향상에 효과가 있음을 알 수 있다.
아래의 표 2는 유전체층의 평균 두께가 0.6 μm 이하인 경우 내부 전극층의 평균 두께, 내부 전극층의 최대 두께 및 최소 두께, 상기 내부 전극층의 최대 두께 및 최소 두께의 차이와 유전체층의 평균 두께와의 비에 따른 가속 수명, 파괴 전압(Breakdown Voltage, BDV) 및 신뢰성을 비교한 표이다.
Sample
No.		 소성후 유전체
두께 td
(μm)		 내부전극층
평균두께
te (μm)		 내부전극층최대두께
tmax (μm)		 내부전극층 최소두께
tmin (μm)		 (tmax-tmin)/td BDV
(V)		 고온가속수명
NG율
7 0.60 0.60 0.67 0.50 0.28 65 0/200
8 0.60 0.60 0.66 0.53 0.21 68 0/200
9 0.60 0.60 0.64 0.54 0.16 67 0/200
*10 0.60 0.55 0.65 0.39 0.42 41 2/200
*11 0.60 0.55 0.67 0.46 0.35 42 1/200
*12 0.60 0.55 0.65 0.47 0.31 40 2/200
13 0.60 0.55 0.61 0.47 0.24 63 0/200
14 0.60 0.55 0.60 0.47 0.22 65 0/200
15 0.60 0.55 0.60 0.51 0.15 64 0/200
*16 0.60 0.45 0.59 0.31 0.47 41 1/200
*17 0.60 0.45 0.59 0.37 0.36 43 3/200
*18 0.60 0.45 0.52 0.32 0.34 42 3/200
19 0.60 0.45 0.51 0.36 0.25 65 0/200
20 0.60 0.45 0.51 0.39 0.20 65 0/200
21 0.60 0.45 0.50 0.40 0.17 63 0/200
*22 0.55 0.45 0.53 0.30 0.42 37 5/200
*23 0.55 0.45 0.55 0.35 0.36 35 3/200
*24 0.55 0.45 0.56 0.37 0.34 38 3/200
25 0.55 0.45 0.52 0.37 0.26 58 0/200
26 0.55 0.45 0.52 0.40 0.23 60 0/200
27 0.55 0.45 0.50 0.42 0.16 60 0/200
표 2에서 절연파괴전압(BDV)특성은 10 V/sec의 속도로 DC 전압을 인가하면서 평가하였고, 고온가속시험 NG율은 각 시료당 200개의 샘플에 대해 135℃에서 9.45V의 DC 전압을 인가하여 48시간 이내 절연 저항이 104 Ω 이하로 떨어진 샘플 수를 백분율로 표시한 것이다.
상기의 표 2를 통해서 알 수 있듯이, 상기 내부 전극층의 최대 두께 및 최소 두께의 차이와 유전체층의 두께와의 비가 0.30 미만일 경우 가속 수명이 증가하고 내전압 특성도 향상되며, 신뢰성도 향상된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층 21, 22: 제1 및 제2 내부전극
3: 외부 전극 10: 세라믹 소체
td: 유전체 층의 두께
te: 내부 전극층의 두께

Claims (18)

  1. 유전체층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체 내에 형성된 제1 및 제2 내부전극층;을 포함하며,
    상기 유전체층의 평균 두께를 td, 상기 제1 또는 제2 내부전극층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 유전체층의 평균 두께인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 또는 제2 내부전극층의 평균 두께를 te로 규정할 때, te는 0.6μm 이하인 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 제1 또는 제2 내부전극층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족하는 적층 세라믹 전자부품.
  6. 제3항에 있어서,
    상기 제1 또는 제2 내부전극층의 평균 두께 대비 상기 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5 인 적층 세라믹 전자부품.
  7. 복수 개의 유전체 층이 적층된 세라믹 본체; 및
    상기 세라믹 본체 내에 형성된 복수 개의 내부전극층;을 포함하며,
    상기 복수 개의 유전체층의 평균 두께를 td, 상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax - tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 복수 개의 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 유전체층의 평균 두께인 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께를 te로 규정할 때, te는 0.6μm 이하인 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 내부 전극층의 평균 두께인 적층 세라믹 전자부품.
  11. 제7항에 있어서,
    상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족하는 적층 세라믹 전자부품.
  12. 제9항에 있어서,
    상기 상기 복수 개의 내부전극층 중에서 선택된 어느 한 층의 평균 두께 대비 상기 복수 개의 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5 인 적층 세라믹 전자부품.
  13. 복수 개의 유전체 층이 적층된 세라믹 본체; 및
    상기 세라믹 본체 내에 형성된 복수 개의 내부전극층;을 포함하며,
    상기 복수 개의 유전체층의 평균 두께를 td, 상기 복수 개의 내부전극층의 최대 두께를 tmax 및 최소 두께를 tmin로 규정할 때, td ≤ 0.6 μm, (tmax tmin) / td < 0.30를 만족하는 적층 세라믹 전자부품.
  14. 제13항에 있어서,
    상기 복수 개의 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 유전체층의 평균 두께인 적층 세라믹 전자부품.
  15. 제13항에 있어서,
    상기 복수 개의 내부전극층의 평균 두께를 te로 규정할 때, te는 0.6μm 이하인 적층 세라믹 전자부품.
  16. 제13항에 있어서,
    상기 복수 개의 내부전극층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 내부 전극층의 평균 두께인 적층 세라믹 전자부품.
  17. 제13항에 있어서,
    상기 유전체층에 사용되는 세라믹 분말의 평균 입경을 Dd 및 상기 내부전극에 사용되는 금속 분말의 평균 입경을 De로 규정할 때, 0.8 ≤ De/ Dd ≤ 1.2 를 만족하는 적층 세라믹 전자부품.
  18. 제13항에 있어서,
    상기 복수 개의 내부전극층의 평균 두께 대비 상기 복수 개의 유전체층의 평균 두께의 비(td/te)가 1.0 ≤ td/te ≤ 1.5 인 적층 세라믹 전자부품.
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