JP6138442B2 - 積層セラミック電子部品及びその製造方法 - Google Patents
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Description
本発明は、耐電圧特性が向上して信頼性に優れた大容量積層セラミック電子部品に関する。
最近、電子製品の小型化傾向により、積層セラミック電子部品も小型化、かつ大容量化が求められている。
これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試されており、近来では、誘電体層の厚さは薄くなりながら積層数が増加する積層セラミック電子部品が製造されている。
また、最近、誘電体層の薄膜化のために微細なセラミック粉末を使用して誘電体層を形成したセラミック電子部品が製造されている。
このような場合、誘電体層の表面粗度が徐々に減少するという長所はあるものの、誘電体層と内部電極との接着力が低下するという問題がある。
これは、積層セラミック電子部品を製造するにあたり、誘電体層と内部電極の層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）を齎し、信頼性が低下するという問題がある。
また、微細なセラミック粉末のみを使用する場合、誘電率が低下するという問題がある。
一方、粒径の大きいセラミック粉末を使用する場合には、誘電体層の粗度が増加することにより、耐電圧特性が低下するという問題が起こることがある。
本発明は、耐電圧特性が向上して信頼性に優れた大容量積層セラミック電子部品を提供する。
本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内に上記誘電体層を介して対向配置される第１及び第２内部電極とを含み、上記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たす積層セラミック電子部品を提供する。
上記誘電体層の平均厚さｔｄは、０．１μｍ≦ｔｄ≦０．５μｍを満たすことができる。
上記誘電体層の平均厚さｔｄと上記誘電体グレインの粒径の累積分布５０％の値であるＤ５０は、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たすことができる。
上記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすことができる。
上記誘電体層に用いられるセラミック粉末は、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含んでよく、上記第１セラミック粉末の平均粒径は、上記第２セラミック粉末の平均粒径の１．５倍から４．５倍であってよい。
また、上記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含んでよい。
本発明の他の実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内に上記誘電体層を介して対向配置される第１及び第２内部電極とを含み、上記誘電体層の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．５μｍで、上記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たし、ｔｄ／８≦Ｄ５０≦ｔｄ／３を満たす積層セラミック電子部品を提供する。
上記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすことができる。
上記第１及び第２内部電極の平均厚さをｔｅとするとき、０．１μｍ≦ｔｅ≦０．５μｍを満たすことができる。
上記誘電体層の平均厚さｔｄは、上記セラミック本体の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面における誘電体層の平均厚さであってよい。
上記誘電体層に用いられるセラミック粉末は、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含んでよく、上記第１セラミック粉末の平均粒径は、上記第２セラミック粉末の平均粒径の１．５倍から４．５倍であってよい。
また、上記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含んでよい。
本発明の他の実施形態は、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含むスラリーを利用してセラミックグリーンシートを設ける段階と、導電性金属ペーストを利用して上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層して焼結し、誘電体層及び上記誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を形成する段階とを含み、上記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たす積層セラミック電子部品の製造方法を提供する。
上記誘電体層の平均厚さｔｄは、０．１μｍ≦ｔｄ≦０．５μｍを満たすことができる。
上記誘電体層の平均厚さｔｄと上記誘電体グレインの粒径の累積分布５０％の値であるＤ５０は、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たすことができる。
上記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすことができる。
上記第１セラミック粉末の平均粒径は、上記第２セラミック粉末の平均粒径の１．５倍から４．５倍であってよい。
また、上記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含んでよい。
本発明によると、誘電体層と内部電極間の接着力が向上し、耐電圧特性が向上して信頼性に優れた大容量積層セラミック電子部品を具現することができる。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＢ−Ｂ’断面図であり、図３は図２における内部電極層と誘電体層の厚さを示す拡大図である。
図１〜図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、上記セラミック本体１０内に上記誘電体層１を介して対向配置される第１及び第２内部電極２１、２２とを含み、上記誘電体層１内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たすことができる。
以下では、本発明の一実施形態による積層セラミック電子部品を説明する。特に積層セラミックキャパシタで説明するが、これに制限されない。
本発明の一実施形態によると、上記誘電体層１を形成する原料は十分な静電容量が得られる限り、特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってよい。
上記誘電体層１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて、多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加してよい。
本発明の一実施形態による積層セラミックキャパシタは、上記誘電体層１内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たすことができる。
本発明の一実施形態において、上記誘電体グレインの粒径の累積分布は、測定された誘電体グレインの粒径を大きさ順に示す累積関数であって、分布曲線で表されることができる。
上記誘電体グレインの粒径の累積分布において、最小粒径の粒子分布を１％の値と定義することができ、Ｄ１で表すことができる。
同様に、最大粒径の粒子分布を９９％の値と定義することができ、Ｄ９９で表すことができ、全体誘電体グレインの粒径の累積分布において５０％の値はＤ５０で表すことができる。
上記誘電体層１内の誘電体グレインの粒径の累積分布において、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３の関係を満たすように誘電体グレインの粒径を調節することで、誘電率の低下を防いで高容量を具現することができ、誘電体層の粗度を低減させて耐電圧特性を向上させることができる。
上記Ｄ９９／Ｄ５０及びＤ５０／Ｄ１の値が２未満では、層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良の問題及び容量具現が困難であるという問題が発生することがあり、Ｄ９９／Ｄ５０及びＤ５０／Ｄ１の値が３を超えると、上記誘電体層の粗度が増加して耐電圧特性が低下する恐れがある。
本発明の一実施形態において、上記誘電体グレインの粒径の累積分布は、走査電子顕微鏡（ＳＥＭ）で抽出した誘電体層の断面写真を分析して測定することができる。例えば、ＡＳＴＭ（Ａｍｅｒｉｃａｎ Ｓｏｃｉｅｔｙ ｆｏｒ Ｔｅｓｔｉｎｇ ａｎｄ Ｍａｔｅｒｉａｌｓ）Ｅ１１２で規定する平均グレインサイズの標準測定方法を支援するグレインサイズ測定ソフトウェアを利用し、誘電体層のグレイン粒径を測定することができる。
上記測定された誘電体層のグレイン粒径をサイズ順に配列することで、誘電体グレインの粒径の累積分布が分かる。
本発明の一実施形態によると、上記誘電体層の平均厚さｔｄは０．１μｍ≦ｔｄ≦０．５μｍを満たすことができる。
本発明の一実施形態において、上記誘電体層１の平均厚さは、内部電極層２１、２２の間に配置される誘電体層１の平均厚さを意味することができる。
上記誘電体層１の平均厚さは、図２のようにセラミック本体１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから測定することができる。
例えば、図２のように、セラミック本体１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、長さ方向に等間隔の３０個の地点でその厚さを測定して平均値を測定することができる。
上記等間隔の３０個の地点は、内部電極層２１、２２が互いに重畳される領域を意味する容量形成部で測定されることができる。
また、このような平均値を１０個以上の誘電体層に拡張して測定すると、誘電体層の平均厚さをさらに一般化することができる。
上記誘電体層の平均厚さｔｄが０．１μｍ≦ｔｄ≦０．５μｍを満たす場合、上記誘電体層１内の誘電体グレインの粒径の累積分布において、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３の関係を満たすように誘電体グレインの粒径を調節することで、誘電率の低下を防いで高容量を具現することができ、誘電体層の粗度を低減させて耐電圧特性を向上させることができる。
即ち、上記誘電体層の平均厚さｔｄが０．５μｍを超えると、上記誘電体層の厚さが十分に厚くて、耐電圧特性低下の問題は発生しないことがある。
本発明の一実施形態によると、上記誘電体層の平均厚さｔｄと上記誘電体グレインの粒径の累積分布５０％の値であるＤ５０は、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たすことができる。
上記のように、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たすように調節することで、誘電率の低下を防いで高容量を具現することができ、誘電体層の粗度を低減させて耐電圧特性を向上させることができる。
上記Ｄ５０の値がｔｄ／８未満では、セラミック粉末の粒径が小さすぎて誘電率の低下により容量を確保することが困難であるため、問題となり得る。
また、上記Ｄ５０の値がｔｄ／３を超えると、誘電体層の表面粗度が増加して耐電圧特性が低下するという問題が発生することがある。
図４は図３における誘電体層の中心線の平均粗さＲａを示す概略図である。
図４を参照すると、本発明の一実施形態による積層セラミックキャパシタは上記誘電体層１の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすことができる。
誘電体層の中心線の平均粗さＲａは表面に粗度が形成された誘電体層の粗さを算出した値で、上記粗度の仮想の中心線１１を基準に平均値を求めて算出された誘電体層の粗さを意味することができる。
具体的には、図４を参照すると、上記誘電体層の中心線の平均粗さＲａを算出する方法としては、上記誘電体層の一表面に形成されている粗度に対し、仮想の中心線１１を引くことができる。
次に、上記粗度の仮想の中心線１１を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３．．．ｒ１３）を測定した後、下式のように各距離の平均値を求めて算出された値から誘電体層の中心線の平均粗さＲａを算出することができる。
上記誘電体層１の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすように調節することで、耐電圧特性に優れ、誘電体層と内部電極間の接着力が向上した信頼性に優れた積層セラミックキャパシタを具現することができる。
上記誘電体層１の中心線の平均粗さＲａが５ｎｍ未満では、粗度が低くて層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生することがある。
一方、上記誘電体層１の中心線の平均粗さＲａが３０ｎｍを超えると、粗度が増加してショート発生による耐電圧特性低下の問題が発生する恐れがある。
本発明の一実施形態によると、上記積層セラミックキャパシタの誘電率の低下を防いで高容量を具現することができ、誘電体層の粗度を低減させて耐電圧特性を向上させるため、上記誘電体層に用いられるセラミック粉末は第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含むことができる。
具体的には、上記誘電体層１内の誘電体グレインの粒径の累積分布において、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３の関係を満たすようにするために、上記誘電体層に用いられるセラミック粉末は、粒径が異なる第１及び第２セラミック粉末を含んでよい。
上記第１セラミック粉末の平均粒径は特に制限されず、例えば、上記第２セラミック粉末の平均粒径の１．５倍〜４．５倍であってよい。
上記第１セラミック粉末の平均粒径が上記第２セラミック粉末の平均粒径の１．５倍未満では、セラミック粉末の粒径差が小さくて容量確保が困難である恐れがあり、４．５倍を超えると、誘電体層の表面粗度の増加により耐電圧特性が低下する問題が発生する恐れがある。
上記セラミック粉末の粒径は特に制限されず、例えば、第１セラミック粉末の平均粒径は２００ｎｍ以下、第２セラミック粉末の平均粒径は５０ｎｍ以下のサイズで混合されてよい。
また、上記セラミック粉末において、上記第１及び第２セラミック粉末の混合比率は特に制限されず、例えば、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含んでよい。
上記第１及び第２内部電極層２１、２２を形成する材料は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち１つ以上の物質からなる導電性ペーストを用いて形成してよい。
一方、静電容量形成のため、外部電極３１、３２が上記セラミック本体１０の外側に形成され、上記内部電極層２１、２２と電気的に連結されることができる。
上記外部電極３１、３２は、内部電極と同一材質の導電性物質で形成されてよく、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。
上記外部電極３１、３２は上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布してから焼成することで形成してよい。
一方、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、上記セラミック本体１０内に上記誘電体層１を介して対向配置される第１及び第２内部電極２１、２２とを含み、上記誘電体層１の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．５μｍで、上記誘電体層１内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たし、ｔｄ／８≦Ｄ５０≦ｔｄ／３を満たすことができる。
上記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすことができる。
上記誘電体層の平均厚さｔｄは、上記セラミック本体の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面における誘電体層の平均厚さであってよい。
上記誘電体層に用いられるセラミック粉末は第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含んでよく、上記第１セラミック粉末の平均粒径は上記第２セラミック粉末の平均粒径の１．５倍から４．５倍であってよい。
また、上記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末とを含んでよい。
図２及び図３を参照すると、本発明の一実施形態である積層セラミックキャパシタは、上記第１及び第２内部電極の平均厚さをｔｅとするとき、０．１μｍ≦ｔｅ≦０．５μｍを満たすことができる。
本発明の一実施形態における上記内部電極層２１、２２の平均厚さは、図２のように、セラミック本体１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから測定することができる。
例えば、図２のように、セラミック本体１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極層に対し、長さ方向に等間隔の３０個の地点でその厚さを測定して平均値を測定することができる。
上記等間隔の３０個の地点は、内部電極層２１、２２が互いに重畳される領域を意味する容量形成部で測定されてよい。
また、このような平均値を１０個以上の内部電極層に拡張して測定すると、内部電極層の平均厚さをさらに一般化することができる。
本発明の他の実施形態による積層セラミック電子部品において、上述した本発明の一実施形態による積層セラミック電子部品の説明と重なる部分の説明は、省略する。
図５は本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
図５を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含むスラリーを利用してセラミックグリーンシートを設ける段階と、導電性金属ペーストを利用して上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層して焼結し、誘電体層及び上記誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を形成する段階とを含み、上記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たすことができる。
本発明の一実施形態による積層セラミック電子部品の製造方法は、まず、誘電体を含むセラミックグリーンシートを用意することができる。
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
上記セラミックグリーンシートは、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含むスラリーを利用して用意することができる。
上記第１セラミック粉末の平均粒径は、上記第２セラミック粉末の平均粒径の１．５倍〜４．５倍であってよい。
また、上記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含んでよい。
次いで、導電性金属ペーストを利用して上記セラミックグリーンシート上に内部電極パターンを形成することができる。
次に、上記内部電極パターンが形成されたセラミックグリーンシートを積層して焼結し、誘電体層及び上記誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を形成することができる。
特に、本発明の他の実施形態によると、上記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たすことができる。
上記誘電体層の平均厚さｔｄは０．１μｍ≦ｔｄ≦０．５μｍを満たすことができる。
上記誘電体層の平均厚さｔｄと上記誘電体グレインの粒径の累積分布５０％の値であるＤ５０は、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たすことができる。
上記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たすことができる。
その他、上述した本発明の一実施形態による積層セラミック電子部品の特徴と同じ部分に対する説明は省略する。
以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれにより制限されない。
本実施例は０．１μｍ≦ｔｄ≦０．５μｍの平均厚さを有する誘電体層を適用した積層セラミックキャパシタに対し、誘電体層に用いられる異種粒径のセラミック粒子間の混合比、誘電体層の中心線の平均粗さＲａ及び上記誘電体層内の誘電体グレインの粒径の累積分布において、Ｄ１、Ｄ５０及びＤ９９値による信頼性の向上有無を試すために行われた。
本実施例による積層セラミックキャパシタは、下記のような段階で製作された。
まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して製造された複数個のセラミックグリーンシートを用意し、これを用いて誘電体層１を形成する。
上記チタン酸バリウム（ＢａＴｉＯ３）粉末は、平均粒径が２００ｎｍである第１セラミック粉末と平均粒径が５０ｎｍである第２セラミック粉末を混合した形態で用いた。
次に、内部電極用導電性ペーストを用意した後、上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成してから１９０〜２５０層積層して積層体を製作した。
その後、圧着、切断して０６０３規格のチップを作り、上記チップをＨ２０．１％以下の還元雰囲気、温度１０５０〜１２００℃で焼成した。
次いで、外部電極の形成、メッキなどの工程を経て積層セラミックキャパシタを製作した。
上記積層セラミックキャパシタの試料の断面を観察したところ、内部電極の平均厚さは０．１０〜０．５０μｍ水準で、誘電体層の平均厚さは０．１０〜０．８０μｍで具現された。
下表１は誘電体層の平均厚さｔｄとＤ９９／Ｄ５０及びＤ５０／Ｄ１の比による絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ、ＢＤＶ）を比較した表である。
上記［表１］における絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ、ＢＤＶ）は、１．０Ｖ／ｓｅｃの速度でＤＣ電圧を印加しながら評価し、絶縁破壊電圧６０Ｖを基準として絶縁破壊が起きる場合を○、絶縁破壊が起きない場合をＸと表示した。
上記［表１］を参照すると、誘電体層の平均厚さｔｄが０．１μｍ≦ｔｄ≦０．５μｍを満たし、Ｄ９９／Ｄ５０及びＤ５０／Ｄ１の比が本発明の数値範囲から外れる場合、絶縁破壊が起きて信頼性テストで問題が起こり得ることが分かる。
一方、上記誘電体層の平均厚さｔｄが０．５を超える試料８、９及び１０の場合、誘電体層が厚いため、絶縁破壊が起きず、耐電圧特性が問題にならないことが分かる。
従って、後述する説明により、本発明の一実施形態による積層セラミック電子部品は、誘電体層の平均厚さｔｄが０．１μｍ≦ｔｄ≦０．５μｍを満たし、Ｄ９９／Ｄ５０及びＤ５０／Ｄ１の値が本発明の数値範囲内にあると、耐電圧特性が向上することが分かる。
下表２は誘電体層に用いられる異種粒径のセラミック粉末間の混合比、誘電体層１の平均厚さ、Ｄ５０、Ｄ９９／Ｄ５０、Ｄ５０／Ｄ１及び誘電体層の中心線の平均粗さＲａによる絶縁破壊有無及び層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）発生有無を比較した表である。
上記［表２］から、誘電体層の平均厚さｔｄが０．１μｍ≦ｔｄ≦０．５μｍを満たし、異種粒径のセラミック粉末の混合比が本発明の数値範囲から外れる比較例の場合、絶縁破壊電圧（ＢＤＶ）の最大電圧６０Ｖに対して絶縁破壊が起き、層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）も発生して信頼性に問題があることが分かる。
また、Ｄ５０、Ｄ９９／Ｄ５０、Ｄ５０／Ｄ１及び誘電体層の中心線の平均粗さＲａが本発明の数値範囲から外れる場合も、絶縁破壊電圧（ＢＤＶ）の最大電圧６０Ｖに対して絶縁破壊が起き、層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）も発生して信頼性に問題があることが分かる。
一方、本発明の数値範囲を満たす実施例１〜１３は、誘電体層の平均厚さｔｄが０．１μｍ≦ｔｄ≦０．５μｍを満たすと、絶縁破壊が起きず、層間剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）が発生しない。これにより耐電圧特性及び信頼性に優れた積層セラミックキャパシタが具現できることが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１ 誘電体層
２１、２２ 第１及び第２内部電極
３１、３２ 外部電極
１０ セラミック素体
１１ 仮想の中心線
ｔｄ 誘電体層の平均厚さ
ｔｅ 内部電極層の平均厚さ
Ｒａ 内部電極中心線の平均粗さ
２１、２２ 第１及び第２内部電極
３１、３２ 外部電極
１０ セラミック素体
１１ 仮想の中心線
ｔｄ 誘電体層の平均厚さ
ｔｅ 内部電極層の平均厚さ
Ｒａ 内部電極中心線の平均粗さ
Claims (17)
- 誘電体層を含むセラミック本体と、
前記セラミック本体内に前記誘電体層を介して対向配置される第１及び第２内部電極と、を含み、
前記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たし、前記誘電体層の平均厚さｔｄは、０．１μｍ≦ｔｄ≦０．５μｍを満たし、前記誘電体層の平均厚さｔｄと前記誘電体グレインの粒径の累積分布５０％の値であるＤ５０は、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たす積層セラミック電子部品。 - 前記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たす請求項１に記載の積層セラミック電子部品。
- 前記誘電体層に用いられるセラミック粉末は、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含む請求項１に記載の積層セラミック電子部品。
- 前記第１セラミック粉末の平均粒径は、前記第２セラミック粉末の平均粒径の１．５倍から４．５倍である請求項３に記載の積層セラミック電子部品。
- 前記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含む請求項３に記載の積層セラミック電子部品。
- 誘電体層を含むセラミック本体と、
前記セラミック本体内に前記誘電体層を介して対向配置される第１及び第２内部電極と、を含み、
前記誘電体層の平均厚さをｔｄとするとき、０．１μｍ≦ｔｄ≦０．５μｍで、
前記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たし、ｔｄ／８≦Ｄ５０≦ｔｄ／３を満たす積層セラミック電子部品。 - 前記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たす請求項６に記載の積層セラミック電子部品。
- 前記第１及び第２内部電極の平均厚さをｔｅとするとき、０．１μｍ≦ｔｅ≦０．５μｍを満たす請求項６に記載の積層セラミック電子部品。
- 前記誘電体層の平均厚さｔｄは、前記セラミック本体の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面における誘電体層の平均厚さである請求項６に記載の積層セラミック電子部品。
- 前記誘電体層に用いられるセラミック粉末は、第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含む請求項６に記載の積層セラミック電子部品。
- 前記第１セラミック粉末の平均粒径は、前記第２セラミック粉末の平均粒径の１．５倍から４．５倍である請求項１０に記載の積層セラミック電子部品。
- 前記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含む請求項１０に記載の積層セラミック電子部品。
- 第１セラミック粉末と第１セラミック粉末より平均粒径が小さい第２セラミック粉末を含むスラリーを利用してセラミックグリーンシートを設ける段階と、
導電性金属ペーストを利用して前記セラミックグリーンシート上に内部電極パターンを形成する段階と、
前記セラミックグリーンシートを積層して焼結し、誘電体層及び前記誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を形成する段階と、を含み、
前記誘電体層内の誘電体グレインの粒径の累積分布において、１％の値をＤ１、５０％の値をＤ５０及び９９％の値をＤ９９とするとき、２≦Ｄ９９／Ｄ５０≦３及び２≦Ｄ５０／Ｄ１≦３を満たし、前記誘電体層の平均厚さｔｄは、０．１μｍ≦ｔｄ≦０．５μｍを満たす積層セラミック電子部品の製造方法。 - 前記誘電体層の平均厚さｔｄと前記誘電体グレインの粒径の累積分布５０％の値であるＤ５０は、ｔｄ／８≦Ｄ５０≦ｔｄ／３の関係を満たす請求項１３に記載の積層セラミック電子部品の製造方法。
- 前記誘電体層の中心線の平均粗さをＲａとするとき、５ｎｍ≦Ｒａ≦３０ｎｍを満たす請求項１３に記載の積層セラミック電子部品の製造方法。
- 前記第１セラミック粉末の平均粒径は、前記第２セラミック粉末の平均粒径の１．５倍から４．５倍である請求項１３に記載の積層セラミック電子部品の製造方法。
- 前記セラミック粉末は、７０〜９９重量部の第１セラミック粉末と１〜３０重量部の第２セラミック粉末を含む請求項１３に記載の積層セラミック電子部品の製造方法。
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