KR101912266B1

KR101912266B1 - 적층 세라믹 전자부품 및 이의 제조방법

Info

Publication number: KR101912266B1
Application number: KR1020120079527A
Authority: KR
Inventors: 정한승; 김창훈; 권상훈; 윤석현
Original assignee: 삼성전기 주식회사
Priority date: 2012-07-20
Filing date: 2012-07-20
Publication date: 2018-10-29
Also published as: CN103578748B; KR20140012494A; US9202625B2; JP6138442B2; JP2014022714A; CN103578748A; US20140022698A1

Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명은 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며, 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하는 적층 세라믹 전자부품을 제공한다. 본 발명에 따르면 유전체층과 내부전극간의 접착력이 향상되고, 내전압 특성이 향상되어 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and fabricating method thereof}

본 발명은 내전압 특성이 향상되어 신뢰성이 우수한 대용량 적층 세라믹 전자부품에 관한 것이다.

최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.

이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.

또한, 유전체층의 박막화를 위해 최근에 미세한 세라믹 분말을 사용하여 유전체층을 형성한 세라믹 전자 부품들이 제조되고 있다.

이런 경우 유전체층의 표면 조도가 점차 줄어들게 되는 장점은 있으나, 이로 인해 유전체층과 내부전극의 접착력이 저하되는 문제가 있다.

이는 적층 세라믹 전자 부품 제조에 있어서, 유전체층과 내부전극의 딜라미네이션(Delamination)을 초래하게 되어 신뢰성이 저하되는 문제가 있다.

또한, 미세한 세라믹 분말만을 사용할 경우 유전율이 저하되는 문제가 있다.

반면, 입경이 큰 세라믹 분말을 사용할 경우에는 유전체층의 조도가 증가함에 따라, 내전압 특성이 저하되는 문제가 생길 수 있다.

본 발명은 내전압 특성이 향상되어 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공한다.

본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며, 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하는 적층 세라믹 전자부품을 제공한다.

상기 유전체층의 평균 두께(td)는 0.1μm ≤ td ≤ 0.5μm를 만족할 수 있다.

상기 유전체층의 평균 두께(td)와 상기 유전체 그레인의 입경의 누적 분포 50%의 값인 D50은 td/8 ≤ D50 ≤ td/3의 관계를 만족할 수 있다.

상기 유전체층의 중심선 평균 거칠기를 Ra 라 할 때, 5 nm ≤ Ra ≤ 30 nm를 만족할 수 있다.

상기 유전체층에 사용되는 세라믹 분말은 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함할 수 있으며, 상기 제1 세라믹 분말의 평균 입경은 상기 제2 세라믹 분말의 평균 입경의 1.5 배 내지 4.5배일 수 있다.

또한, 상기 세라믹 분말은 70 내지 99 중량부의 제1 세라믹 분말과 1 내지 30 중량부의 제2 세라믹 분말을 포함할 수 있다.

본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며, 상기 유전체층의 평균 두께를 td 라 할 때, 0.1μm ≤ td ≤ 0.5μm이고, 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하며, td/8 ≤ D50 ≤ td/3을 만족하는 적층 세라믹 전자부품을 제공한다.

상기 제1 및 제2 내부전극의 평균 두께를 te라 할 때, 0.1 μm ≤ te ≤ 0.5 μm를 만족할 수 있다.

상기 유전체층의 평균 두께(td)는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 유전체층의 평균 두께일 수 있다.

본 발명의 다른 실시형태는 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하는 적층 세라믹 전자부품의 제조 방법을 제공한다.

상기 제1 세라믹 분말의 평균 입경은 상기 제2 세라믹 분말의 평균 입경의 1.5 배 내지 4.5배일 수 있다.

본 발명에 따르면 유전체층과 내부전극간의 접착력이 향상되고, 내전압 특성이 향상되어 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 도 2에서 내부 전극과 유전체층의 두께를 나타내는 확대도이다.
도 4는 도 3에서 유전체층의 중심선 평균 거칠기(Ra)를 나타내는 개략도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.

도 2는 도 1의 B-B' 단면도이다.

도 3은 도 2에서 내부 전극층과 유전체층의 두께를 나타내는 확대도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22);을 포함하며, 상기 유전체층(1) 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족할 수 있다.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다.

상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 유전체층(1) 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족할 수 있다.

본 발명의 일 실시형태에 있어서, 상기 유전체 그레인의 입경의 누적 분포는 유전체 그레인의 측정된 입경을 크기 순으로 나타내는 누적 함수로서, 분포 곡선으로 표현될 수 있다.

상기 유전체 그레인의 입경의 누적 분포에서 최소 입경의 입자 분포를 1%의 값으로 정의할 수 있으며, D1으로 표현될 수 있다.

마찬가지로, 최대 입경의 입자 분포를 99%의 값으로 정의할 수 있으며, D99로 표현되며, 전체 유전체 그레인의 입경의 누적 분포에 있어서 50%의 값은 D50으로 표현될 수 있다.

상기 유전체층(1) 내의 유전체 그레인의 입경의 누적 분포에 있어서, 2≤D99/D50≤3 및 2≤D50/D1≤3의 관계를 만족하도록 유전체 그레인의 입경을 조절함으로써, 유전율 저하를 막아 고용량을 구현할 수 있으며, 유전체층의 조도를 저감하여 내전압 특성을 향상시킬 수 있다.

상기 D99/D50 및 D50/D1의 값이 2 미만의 경우에는 딜라미네이션(Delamination) 불량의 문제 및 용량 구현이 어려운 문제가 발생할 수 있으며, D99/D50 및 D50/D1의 값이 3을 초과하는 경우에는 상기 유전체층의 조도가 증가하여 내전압 특성이 저하될 수 있다.

본 발명의 일 실시형태에 있어서, 상기 유전체 그레인의 입경의 누적 분포는 주사전자현미경(SEM)으로 추출된 유전체층의 단면 사진을 분석하여 측정할 수 있다.　 예를 들어, ASTM(American Society for Testing and Materials) E112에서 규정하는 평균 그레인 사이즈 표준 측정 방법을 지원하는 그레인 사이즈 측정 소프트웨어를 이용하여 유전체층의 그레인 입경을 측정할 수 있다.

상기 측정된 유전체층의 그레인 입경을 크기 순으로 배열함으로써, 유전체 그레인의 입경의 누적 분포를 알 수 있다.

본 발명의 일 실시형태에 따르면, 상기 유전체층의 평균 두께(td)는 0.1μm ≤ td ≤ 0.5μm를 만족할 수 있다.

본 발명의 일 실시형태에서, 상기 유전체층(1)의 평균 두께는 내부 전극층(21, 22) 사이에 배치되는 유전체층(1)의 평균 두께를 의미할 수 있다.

상기 유전체층(1)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

상기 등간격인 30개의 지점은 내부전극층(21, 22)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.

또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.

상기 유전체층의 평균 두께(td)가 0.1μm ≤ td ≤ 0.5μm를 만족하는 경우에 상기 유전체층(1) 내의 유전체 그레인의 입경의 누적 분포에 있어서, 2≤D99/D50≤3 및 2≤D50/D1≤3의 관계를 만족하도록 유전체 그레인의 입경을 조절함으로써, 유전율 저하를 막아 고용량을 구현할 수 있으며, 유전체층의 조도를 저감하여 내전압 특성을 향상시킬 수 있다.

즉, 상기 유전체층의 평균 두께(td)가 0.5μm를 초과하는 경우에는 상기 유전체층의 두께가 충분히 두꺼워서, 내전압 특성 저하의 문제는 발생하지 않을 수 있다.

본 발명의 일 실시형태에 따르면, 상기 유전체층의 평균 두께(td)와 상기 유전체 그레인의 입경의 누적 분포 50%의 값인 D50은 td/8 ≤ D50 ≤ td/3의 관계를 만족할 수 있다.

상기와 같이, td/8 ≤ D50 ≤ td/3의 관계를 만족하도록 조절함으로써, 유전율 저하를 막아 고용량을 구현할 수 있으며, 유전체층의 조도를 저감하여 내전압 특성을 향상시킬 수 있다.

상기 D50의 값이 td/8 미만일 경우에는 세라믹 분말의 입경이 너무 작아 유전율 저하에 따른 용량 확보의 어려움이 있어 문제가 될 수 있다.

또한, 상기 D50의 값이 td/3를 초과하는 경우에는 유전체층의 표면 조도가 증가하여 내전압 특성이 저하되는 문제가 발생할 수 있다.

도 4는 도 3에서 유전체층의 중심선 평균 거칠기(Ra)를 나타내는 개략도이다.

도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 유전체층(1)의 중심선 평균 거칠기를 Ra 라 할 때, 5 nm ≤ Ra ≤ 30 nm를 만족할 수 있다.

유전체층의 중심선 평균 거칠기(Ra)는 표면에 조도가 형성된 유전체층의 거칠기를 산출한 값으로서, 상기 조도의 가상의 중심선(11)을 기준으로 평균값을 구하여 산출된 유전체층의 거칠기를 의미할 수 있다.

구체적으로, 도 4를 참조하면, 상기 유전체층의 중심선 평균 거칠기(Ra)를 산출하는 방법은 상기 유전체층의 일 표면에 형성되어 있는 조도에 대하여 가상의 중심선(11)을 그을 수 있다.

다음으로, 상기 조도의 가상의 중심선(11)을 기준으로 각각의 거리(예를 들어, r₁, r₂, r₃ ... r₁₃)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값으로 유전체층의 중심선 평균 거칠기(Ra)를 산출할 수 있다.

상기 유전체층(1)의 중심선 평균 거칠기를 Ra 라 할 때, 5 nm ≤ Ra ≤ 30 nm를 만족하도록 조절함으로써, 내전압 특성이 우수하며, 유전체층과 내부전극간의 접착력이 향상된 신뢰성이 우수한 적층 세라믹 캐패시터를 구현할 수 있다.

상기 유전체층(1)의 중심선 평균 거칠기 Ra가 5 nm 미만의 경우에는 조도가 낮아 딜라미네이션(Delamination) 불량이 발생할 수 있어 문제가 될 수 있다.

반면, 상기 유전체층(1)의 중심선 평균 거칠기 Ra가 30 nm를 초과하는 경우에는 조도가 증가하여 쇼트 발생에 따른 내전압 특성 저하의 문제가 발생할 수 있다.

본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터의 유전율 저하를 막아 고용량을 구현할 수 있으며, 유전체층의 조도를 저감하여 내전압 특성을 향상시키기 위하여 상기 유전체층에 사용되는 세라믹 분말은 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함할 수 있다.

구체적으로, 상기 유전체층(1) 내의 유전체 그레인의 입경의 누적 분포에 있어서, 2≤D99/D50≤3 및 2≤D50/D1≤3의 관계를 만족하도록 하기 위하여, 상기 유전체층에 사용되는 세라믹 분말은 입경이 다른 제1 및 제2 세라믹 분말을 포함할 수 있다.

상기 제1 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 예를 들어 상기 제2 세라믹 분말의 평균 입경의 1.5 배 내지 4.5배일 수 있다.

상기 제1 세라믹 분말의 평균 입경이 상기 제2 세라믹 분말의 평균 입경의 1.5 배 미만일 경우에는 세라믹 분말의 입경 차이가 작아 용량 확보가 어려울 수 있으며, 4.5배를 초과하는 경우에는 유전체층의 표면 조도 증가에 따른 내전압 특성 저하의 문제가 발생할 수 있다.

상기 세라믹 분말의 입경은 특별히 제한되지 않으며, 예를 들어 제1 세라믹 분말의 평균 입경은 200nm 이하 및 제2 세라믹 분말의 평균 입경은 50nm 이하의 사이즈로 혼합될 수 있다.

또한, 상기 세라믹 분말에 있어서, 상기 제1 및 제2 세라믹 분말의 혼합 비율은 특별히 제한되지 않으며, 예를 들어 70 내지 99 중량부의 제1 세라믹 분말과 1 내지 30 중량부의 제2 세라믹 분말을 포함할 수 있다.

상기 제1 및 제2 내부전극층(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

한편, 정전 용량 형성을 위해 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 내부전극층(21, 22)과 전기적으로 연결될 수 있다.

상기 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.

상기 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.

한편, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22);을 포함하며, 상기 유전체층(1)의 평균 두께를 td 라 할 때, 0.1μm ≤ td ≤ 0.5μm이고, 상기 유전체층(1) 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하며, td/8 ≤ D50 ≤ td/3을 만족할 수 있다.

도 2 및 도 3을 참조하면, 본 발명의 일 실시형태인 적층 세라믹 캐패시터는 상기 제1 및 제2 내부전극의 평균 두께를 te라 할 때, 0.1 μm ≤ te ≤ 0.5 μm를 만족할 수 있다.

본 발명의 일 실시형태에서, 상기 내부전극층(21, 22)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부전극층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

또한, 이러한 평균값 측정을 10개 이상의 내부전극층으로 확장하여 평균값을 측정하면, 내부전극층의 평균 두께를 더욱 일반화할 수 있다.

본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복된 부분은 여기서 생략하도록 한다.

도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정도이다.

도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족할 수 있다.

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선 유전체를 포함하는 세라믹 그린시트를 마련할 수 있다.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.

상기 세라믹 그린시트는 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함하는 슬러리를 이용하여 마련할 수 있다.

다음으로, 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다.

다음으로, 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성할 수 있다.

특히, 본 발명의 다른 실시형태에 따르면 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.

본 실시예는 0.1μm ≤ td ≤ 0.5μm의 평균 두께를 갖는 유전체층을 적용한 적층 세라믹 캐패시터에 대해, 유전체층에 사용되는 이종 입경의 세라믹 입자 간의 혼합비, 유전체층의 중심선 평균 거칠기(Ra) 및 상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서 D1, D50 및 D99 값에 따른 신뢰성 향상 여부를 시험하기 위해 수행되었다.

본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.

우선, 티탄산바륨(BaTiO₃) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층(1)을 형성하게 된다.

상기 티탄산바륨(BaTiO₃) 분말은 평균 입경이 200 nm인 제1 세라믹 분말과 평균 입경이 50 nm인 제2 세라믹 분말을 혼합한 형태로 사용하였다.

다음으로, 내부전극용 도전성 페이스트를 마련한 후, 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 190 내지 250층 적층하여 적층체를 만들었다.

이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H₂ 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.

다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.

상기 적층 세라믹 캐패시터의 시료들은 단면을 관찰한 결과 내부전극의 평균 두께는 0.10 ~ 0.50 μm 수준이고, 유전체층의 평균 두께는 0.10 ~ 0.80 μm로 구현되었다.

아래의 표 1은 유전체층의 평균 두께(td)와 D99/D50 및 D50/D1의 비에 따른 절연 파괴 전압(Breakdown Voltage, BDV)을 비교한 표이다.

시료 N0.	유전체층의 두께(td) (μm)	D99/D50	D50/D1	BDV (Max. 60V) 절연 파괴 여부
1	0.2	3.5	2.2	O
2	0.15	3.3	1.9	O
3	0.1	3.1	1.8	O
4	0.4	2.6	3.3	O
5	0.2	2.7	3.2	O
6	0.5	3.3	3.3	O
7	0.3	3.2	3.5	O
*8	0.6	3.3	1.9	X
*9	0.7	2.7	3.2	X
*10	0.8	3.2	2.5	X

상기 [표 1]에서 절연 파괴 전압(Breakdown Voltage, BDV)은 1.0 V/sec의 속도로 DC 전압을 인가하면서 평가하였고, 절연 파괴 전압이 60 V를 기준으로 절연 파괴가 일어나는 경우를 O로 하고, 절연 파괴가 일어나지 않은 경우를 X로 표시하였다.

상기 [표 1]을 참조하면, 유전체층의 평균 두께(td)가 0.1μm ≤ td ≤ 0.5μm를 만족하는 경우 D99/D50 및 D50/D1의 비가 본 발명의 수치 범위를 벗어나는 경우 절연 파괴가 일어나 신뢰성 시험에서 문제가 생길 수 있음을 알 수 있다.

반면 상기 유전체층의 평균 두께(td)가 0.5를 초과하는 시료 8, 9 및 10의 경우 유전체층의 두께가 두꺼우므로 절연 파괴가 일어나지 않아 내전압 특성이 문제되지 않음을 알 수 있다.

따라서, 후술하는 설명에 따라 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층의 평균 두께(td)가 0.1μm ≤ td ≤ 0.5μm를 만족하는 경우에 D99/D50 및 D50/D1의 값이 본 발명의 수치범위에 따라 내전압 특성이 향상될 수 있음을 알 수 있다.

아래의 표 2는 유전체층에 사용되는 이종 입경의 세라믹 분말 간의 혼합비, 유전체층(1)의 평균 두께, D50, D99/D50, D50/D1 및 유전체층의 중심선 평균 거칠기(Ra)에 따른 절연 파괴 여부 및 딜라미네이션(Delamination) 발생 여부를 비교한 표이다.

시료 N0.	제1 세라믹 분말 /제2 세라믹 분말의 혼합비	유전체층의 두께(td) (μm)	D50 (μm)	D99/D50	D50/D1	Ra (nm)	BDV (Max. 60V) 절연 파괴 여부	Delamination발생 (O, X)
비교예1	10/1	0.5	0.1	2.5	3.1	4	O	O
비교예2	8/1	0.5	0.1	3.2	2.5	10	O	X
비교예3	6/1	0.5	0.1	3.2	3.3	20	O	X
비교예4	5/1	0.5	0.1	1.9	3.2	30	O	X
비교예5	4/1	0.5	0.1	3.5	2.4	35	O	X
비교예6	10/1	0.5	0.05	3.3	2.9	10	O	X
실시예1	8/1	0.5	0.1	2.6	2.4	10	X	X
실시예2	6/1	0.5	0.1	2.1	2.7	15	X	X
실시예3	5/1	0.5	0.1	2.2	2.9	20	X	X
실시예4	4/1	0.5	0.1	2.2	2.6	30	X	X
비교예7	10/1	0.5	0.15	2.8	3.5	35	O	X
실시예5	8/1	0.3	0.08	2.8	2.9	30	X	X
비교예8	6/1	0.5	0.1	1.9	1.9	4	O	O
비교예9	5/1	0.2	0.07	2.5	1.8	20	O	X
실시예6	4/1	0.3	0.05	2.8	2.2	25	X	X
실시예7	10/1	0.4	0.05	2.5	2.7	10	X	X
실시예8	8/1	0.5	0.09	2.2	2.0	15	X	X
비교예10	6/1	0.3	0.05	3.9	3.1	30	O	X
실시예9	5/1	0.4	0.07	2.7	2.8	10	X	X
실시예10	4/1	0.35	0.07	2.5	2.5	20	X	X
실시예11	6/1	0.35	0.07	2.2	2.8	30	X	X
실시예12	8/1	0.35	0.06	2.1	2.5	25	X	X
실시예13	6/1	0.45	0.1	2.6	2.8	30	X	X

상기의 [표 2]를 통해서 알 수 있듯이, 유전체층의 평균 두께(td)가 0.1μm ≤ td ≤ 0.5μm를 만족하는 경우에 이종 입경의 세라믹 분말의 혼합비가 본 발명의 수치범위를 벗어나는 비교예의 경우 절연 파괴 전압(BDV)의 최대 전압이 60V에 대해서 절연 파괴가 일어났으며, 딜라미네이션(Delamination)도 발생하여 신뢰성에 문제가 있음을 알 수 있다.

또한, D50, D99/D50, D50/D1 및 유전체층의 중심선 평균 거칠기(Ra)가 본 발명의 수치범위를 벗어나는 경우에도 절연 파괴 전압(BDV)의 최대 전압이 60V에 대해서 절연 파괴가 일어났으며, 딜라미네이션(Delamination)도 발생하여 신뢰성에 문제가 있음을 알 수 있다.

반면, 본 발명의 수치범위를 만족하는 실시예 1 내지 13의 경우 유전체층의 평균 두께(td)가 0.1μm ≤ td ≤ 0.5μm를 만족하는 경우에, 절연 파괴가 일어나지 않고, 딜라미네이션(Delamination)이 발생하지 않으므로, 이에 따라 내전압 특성 및 신뢰성이 우수한 적층 세라믹 캐패시터의 구현이 가능함을 알 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

1: 유전체 층 21, 22: 제1 및 제2 내부전극
31, 32: 외부 전극 10: 세라믹 소체
11: 가상의 중심선
td: 유전체 층의 평균 두께
te: 내부 전극층의 평균 두께
Ra: 내부전극 중심선 평균 거칠기

Claims

유전체층을 포함하는 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며,
상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 유전체층의 평균 두께(td)는 0.1μm ≤ td ≤ 0.5μm를 만족하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 유전체층의 평균 두께(td)와 상기 유전체 그레인의 입경의 누적 분포 50%의 값인 D50은 td/8 ≤ D50 ≤ td/3의 관계를 만족하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 유전체층의 중심선 평균 거칠기를 Ra 라 할 때, 5 nm ≤ Ra ≤ 30 nm를 만족하는 적층 세라믹 전자부품.
제1항에 있어서,
상기 유전체층에 사용되는 세라믹 분말은 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함하는 적층 세라믹 전자부품.
제5항에 있어서,
상기 제1 세라믹 분말의 평균 입경은 상기 제2 세라믹 분말의 평균 입경의 1.5 배 내지 4.5배인 적층 세라믹 전자부품.
제5항에 있어서,
상기 세라믹 분말은 70 내지 99 중량부의 제1 세라믹 분말과 1 내지 30 중량부의 제2 세라믹 분말을 포함하는 적층 세라믹 전자부품.
유전체층을 포함하는 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극;을 포함하며,
상기 유전체층의 평균 두께를 td 라 할 때, 0.1μm ≤ td ≤ 0.5μm이고,
상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하며, td/8 ≤ D50 ≤ td/3을 만족하는 적층 세라믹 전자부품.
제8항에 있어서,
상기 유전체층의 중심선 평균 거칠기를 Ra 라 할 때, 5 nm ≤ Ra ≤ 30 nm를 만족하는 적층 세라믹 전자부품.
제8항에 있어서,
상기 제1 및 제2 내부전극의 평균 두께를 te라 할 때, 0.1 μm ≤ te ≤ 0.5 μm를 만족하는 적층 세라믹 전자부품.
제8항에 있어서,
상기 유전체층의 평균 두께(td)는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 유전체층의 평균 두께인 적층 세라믹 전자부품.
제8항에 있어서,
상기 유전체층에 사용되는 세라믹 분말은 제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함하는 적층 세라믹 전자부품.
제12항에 있어서,
상기 제1 세라믹 분말의 평균 입경은 상기 제2 세라믹 분말의 평균 입경의 1.5 배 내지 4.5배인 적층 세라믹 전자부품.
제12항에 있어서,
상기 세라믹 분말은 70 내지 99 중량부의 제1 세라믹 분말과 1 내지 30 중량부의 제2 세라믹 분말을 포함하는 적층 세라믹 전자부품.
제1 세라믹 분말과 제1 세라믹 분말보다 평균 입경이 작은 제2 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및
상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며,
상기 유전체층 내의 유전체 그레인의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하는 적층 세라믹 전자부품의 제조 방법.
제15항에 있어서,
상기 유전체층의 평균 두께(td)는 0.1μm ≤ td ≤ 0.5μm를 만족하는 적층 세라믹 전자부품의 제조 방법.
제15항에 있어서,
상기 유전체층의 평균 두께(td)와 상기 유전체 그레인의 입경의 누적 분포 50%의 값인 D50은 td/8 ≤ D50 ≤ td/3의 관계를 만족하는 적층 세라믹 전자부품의 제조 방법.
제15항에 있어서,
상기 유전체층의 중심선 평균 거칠기를 Ra 라 할 때, 5 nm ≤ Ra ≤ 30 nm를 만족하는 적층 세라믹 전자부품의 제조 방법.
제15항에 있어서,
상기 제1 세라믹 분말의 평균 입경은 상기 제2 세라믹 분말의 평균 입경의 1.5 배 내지 4.5배인 적층 세라믹 전자부품의 제조 방법.
제15항에 있어서,
상기 제1 세라믹 분말은 70 내지 99 중량부 및 상기 제2 세라믹 분말은 1 내지 30 중량부의 함량을 가지는 적층 세라믹 전자부품의 제조 방법.