JP2022008697A - 積層セラミック電子部品及びその実装基板 - Google Patents

Abstract

【課題】段差によるショット不良を防いで、信頼性に優れた大容量の積層セラミック電子部品を提供する。【解決手段】誘電体層１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように積層される第１及び第２内部電極２１，２２と、を含み、上記セラミック本体は、静電容量の形成に寄与する容量形成部である活性層及び上記活性層の上下面のうち少なくとも一面に提供される容量非形成部であるカバー層を含み、上記活性層を上記第１及び第２内部電極の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域の内部電極の幅をＷａ、上部及び下部領域の内部電極の幅をＷｂとすると、０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たす積層セラミック電子部品とする。【選択図】図２

Description

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造に関する。

最近は、電子製品の小型化に伴い、積層セラミック電子部品にも小型化及び大容量化が求められている。

これにより、誘電体及び内部電極の薄膜化、多層化が多様な方法によって試みられ、近来は、誘電体層の厚さが薄くなって積層数が増加する積層セラミック電子部品が製造されている。

上記積層セラミック電子部品の小型化、誘電体及び内部電極の薄膜化が可能になるにつれ、高容量化を具現するために積層数を増加できるようになった。

しかし、上記誘電体層の厚さ及び内部電極の厚さが薄くなり、積層数が増加することにより、高い容量を具現することはできるようになったが、積層数の増加による段差問題が発生して信頼性が悪化するという問題がある。

特に、セラミック本体の圧着時にストレスが大きいカバー層の周辺では、ショットが頻繁に発生して信頼性が低下するという問題点がある。

積層セラミック電子部品においては、積層数増加に伴い、高容量を具現するとともに、段差による信頼性の低下を防ぐための研究が依然として必要な実情にある。

日本公開特許公報 ２００５－１２９８０２

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造に関する。

本発明の一実施形態は、誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、上記セラミック本体は、静電容量の形成に寄与する容量形成部である活性層及び上記活性層の上下面のうち少なくとも一面に提供される容量非形成部であるカバー層を含み、上記活性層を上記第１及び第２内部電極の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域の内部電極の幅をＷａ、上部及び下部領域の内部電極の幅をＷｂとすると、０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たす積層セラミック電子部品を提供する。

上記中央部領域の誘電体層の厚さをＴａ、上記上部及び下部領域の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たすことができる。

上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。

上記第１及び第２内部電極の厚さは、０．６μｍ以下であることができる。

上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に積層されることができる。

上記第１及び第２内部電極は、上記セラミック本体の幅方向に積層されることができる。

本発明の他の実施形態は、誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、上記セラミック本体は、静電容量の形成に寄与する容量形成部である活性層及び上記活性層の上下面のうち少なくとも一面に提供される容量非形成部であるカバー層を含み、上記活性層を上記第１及び第２内部電極の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域の誘電体層の厚さをＴａ、上部及び下部領域の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たす積層セラミック電子部品を提供する。

上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。

上記第１及び第２内部電極の厚さは、０．６μｍ以下であることができる。

上記誘電体層の積層数は、５００層以上であることを特徴とすることができる。

上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に積層されることができる。

上記第１及び第２内部電極は、上記セラミック本体の幅方向に積層されることができる。

本発明のさらに他の実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された請求項１から１２のいずれか一項に記載の積層セラミック電子部品と、を含む積層セラミック電子部品の実装基板を提供する。

本発明によると、静電容量の大容量化を具現するとともに、信頼性に優れた大容量の積層セラミック電子部品を具現することができるようになる。

具体的には、本発明の一実施形態による積層セラミック電子部品は、上下カバー層に隣接した活性層における上部及び下部領域の誘電体層の厚さを増加させ、内部電極が重畳する面積を減らすことで、段差によるショット不良を防いで信頼性に優れた効果を奏する。

また、活性層における中央部領域の誘電体層の厚さを薄くし、内部電極が重畳する面積を増加させることで、静電容量の大容量化を具現することができる。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。

図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体１０と、上記セラミック本体１０内において上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含み、上記セラミック本体１０は、静電容量の形成に寄与する容量形成部である活性層Ｓ及び上記活性層Ｓの上下面のうち少なくとも一面に提供される容量非形成部であるカバー層ｃ、ｃ’を含み、上記活性層Ｓを上記第１及び第２内部電極２１、２２の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域ａの内部電極の幅をＷａ、上部及び下部領域ｂ、ｂ’の内部電極の幅をＷｂとすると、０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たすことができる。

以下では、本発明の一実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されない。

上記セラミック本体１０は、その形状に制限されないが、例えば、六面体状を有することができる。

一方、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同一概念で用いることができる。

本発明の一実施形態による積層セラミックキャパシタは、誘電体層１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体１０と、上記セラミック本体１０内において上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含むことができる。

上記第１及び第２内部電極２１、２２は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム－銀（Ｐｄ－Ａｇ）の合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

上記誘電体層１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されない。

一方、上記第１及び第２内部電極２１、２２は、異なる極性を有する一対の電極で、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷することで形成されることができる。

また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面を通じて交互に露出するように形成されることができ、その間に配置された誘電体層１１によって電気的に絶縁されることができる。

即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面を通じて交互に露出する部分によって第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。

これにより、第１及び第２外部電極３１、３２に電圧が印可されると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、セラミックキャパシタ１の静電容量は、第１及び第２内部電極２１、２２が重畳する領域の面積と比例するようになる。

また、静電容量を形成するためには、第１及び第２外部電極３１、３２が上記セラミック本体１０の外側に形成されることができ、上記第１及び第２内部電極２１、２２と電気的に連結されることができる。

上記第１及び第２外部電極３１、３２は、内部電極と同一材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されることができる。

上記第１及び第２外部電極３１、３２は、上記金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができる。

上記セラミック本体１０は、複数の誘電体層１１を積層してから焼成して形成されるが、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は本実施形態に示されるものに限定されない。

また、上記セラミック本体１０を形成する複数の誘電体層１１は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど隣接する誘電体層１１間の境界が一体化されていることができる。

このようなセラミック本体１０は、静電容量の形成に寄与する部分である活性層Ｓと、上記活性層Ｓの上下面のうち少なくとも一面に提供される容量非形成部であるカバー層ｃ、ｃ’と、を含むことができる。

上記活性層Ｓは、誘電体層１１を介して複数の第１及び第２内部電極２１、２２を繰り返し積層して形成されることができる。

上記上部及び下部カバー層ｃ、ｃ’は、内部電極を含まないことを除いては、誘電体層１１と同一の材質及び構成を有することができる。

上記上部及び下部カバー層ｃ、ｃ’は、単一または２つ以上の誘電体層を活性層Ｓの上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極２１、２２の損傷を防止する役割をすることができる。

一方、上記セラミック本体１０の幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態による積層セラミックキャパシタ１は、高容量を具現するために積層数を増加させた形態を有し、上記セラミック本体１０の幅Ｗに比べて厚さＴがさらに大きい形態であることを特徴とする。

一般に、積層セラミックキャパシタの場合、幅と厚さがほぼ同一サイズを有するように製作されてきた。

これに対し、本発明の一実施形態による積層セラミックキャパシタは、小型化を具現することができ、基板への実装時に空間を十分に確保することができる。また、高容量の積層セラミックキャパシタを具現するために積層数を増加させることができる。

上記のように積層数が増加することにより、上記セラミック本体において積層方向が厚さ方向であるため、上記セラミック本体の厚さＴと幅Ｗとの関係は、Ｔ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態によると、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に応じて任意に変更されることができるが、焼成後に０．１～０．６μｍであることができる。

上記誘電体層１１の平均厚さｔｄは、図２に示されているように、セラミック本体１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向Ｗ－Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重畳する領域を意味する容量形成部から測定されることができる。

また、このような平均値測定を１０個以上の誘電体層に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。

本発明の一実施形態によると、上記活性層Ｓを上記第１及び第２内部電極２１、２２の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域ａの内部電極の幅をＷａ、上部及び下部領域ｂ、ｂ’の内部電極の幅をＷｂとすると、０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たすことができる。

本発明の一実施形態による積層セラミックキャパシタ１は高容量を具現するために積層数を増加させた形態を有し、上記セラミック本体１０の幅Ｗに比べて厚さＴがさらに大きい形態であることを特徴とするため、積層数増加による段差問題が発生する可能性がある。

特に、セラミック本体１０の圧着時にストレスが大きいカバー層ｃ、ｃ’の周辺では、ショットが頻繁に発生して信頼性が低下するという問題点がある。

本発明の一実施形態では、上記中央部領域ａの内部電極の幅Ｗａと上記上部及び下部領域ｂ、ｂ’の内部電極の幅Ｗｂとの関係が０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たすように調節することで、誘電体層の積層数増加による段差問題を解決して信頼性に優れた高容量の積層セラミック電子部品を具現することができる。

即ち、上記カバー層ｃ、ｃ’の周辺である上記活性層における上部及び下部領域ｂ、ｂ’の内部電極の幅Ｗｂを、中央部領域ａの内部電極の幅Ｗａに比べて小さくすることで、信頼性に優れた高容量の積層セラミック電子部品を具現することができる。

上記中央部領域ａの内部電極の幅Ｗａに対する上記上部及び下部領域ｂ、ｂ’の内部電極の幅Ｗｂの比、Ｗｂ／Ｗａが０．９２０未満の場合は、静電容量の低下によって高容量の積層セラミックキャパシタを具現することができない。

また、上記中央部領域ａの内部電極の幅Ｗａに対する上記上部及び下部領域ｂ、ｂ’の内部電極の幅Ｗｂの比、Ｗｂ／Ｗａが０．９９８を超過する場合は、ショット不良が発生して信頼性に問題が発生する可能性がある。

上記上部及び下部領域ｂ、ｂ’の厚さは、特に制限されないが、例えば、上記第１及び第２内部電極２１、２２の積層方向に上記活性層Ｓの全体厚さに対して１～２０％を満たすことができる。

上記上部及び下部領域ｂ、ｂ’の厚さを上記活性層Ｓの全体厚さに対して１～２０％を満たすようにすることで、信頼性に優れた高容量の積層セラミック電子部品を具現することができる。

上記上部及び下部領域ｂ、ｂ’の厚さが上記活性層Ｓの全体厚さに対して１％未満の場合は、段差によるショット発生の可能性が高くて信頼性向上の効果がない可能性がある。

また、上記上部及び下部領域ｂ、ｂ’の厚さが上記活性層Ｓの全体厚さに対して２０％を超過する場合は、内部電極間の重畳面積の減少により、静電容量が低下して高容量の積層セラミックキャパシタを具現することが困難になるおそれがある。

本発明の一実施形態によると、上記特徴に加え、上記中央部領域ａの誘電体層の厚さをＴａ、上記上部及び下部領域ｂ、ｂ’の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たすことができる。

上記の通り、上記中央部領域ａの誘電体層の厚さＴａと上記上部及び下部領域ｂ、ｂ’の誘電体層の厚さＴｂとの関係が１．０１≦Ｔｂ／Ｔａ≦１．１５を満たすように調節することで、さらに信頼性に優れた高容量の積層セラミックキャパシタを具現することができる。

即ち、上記カバー層ｃ、ｃ’の周辺である上記活性層の上部及び下部領域ｂ、ｂ’の内部電極の厚さＴｂを、中央部領域ａの内部電極の厚さＴａに比べて大きくすることで、セラミック本体１０の圧着時にストレスが大きいカバー層ｃ、ｃ’の周辺におけるショット発生を防いで信頼性をさらに向上させることができる。

上記中央部領域ａ誘電体層の厚さＴａに対する上記上部及び下部領域ｂ、ｂ’の誘電体層の厚さＴｂの比、Ｔｂ／Ｔａが１．０１未満であるか、１．１５を超過する場合は、さらに信頼性に優れた高容量の積層セラミックキャパシタを具現することができない。

上記第１及び第２内部電極２１、２２の焼成後の平均厚さは、静電容量を形成することができるならば、特に制限されないが、例えば、０．６μｍ以下であることができる。

上記第１及び第２内部電極２１、２２の平均厚さは、図２に示されているように、セラミック本体１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

例えば、図２のように、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向Ｗ－Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重畳する領域を意味する容量形成部から測定されることができる。

また、このような平均値測定を１０個以上の内部電極に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。

本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体１０と、上記セラミック本体１０内において上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含み、上記セラミック本体１０は、静電容量の形成に寄与する容量形成部である活性層Ｓ及び上記活性層Ｓの上下面のうち少なくとも一面に提供される容量非形成部であるカバー層ｃ、ｃ’を含み、上記活性層Ｓを上記第１及び第２内部電極２１、２２の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域ａの誘電体層の厚さをＴａ、上部及び下部領域ｂ、ｂ’の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たすことができる。

上記誘電体層１１の積層数は、特に制限されないが、例えば、５００層以上であることを特徴とすることができる。

上記の通り、誘電体層１１の積層数が５００層以上になるようにすることで、上記セラミック本体の厚さＴが幅Ｗより大きい高容量の積層セラミックキャパシタを具現することができる。

その他、上記積層セラミック電子部品の特徴は、上述した本発明の一実施形態による積層セラミック電子部品の特徴と同一であるため、ここでは省略する。

図３は本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図４は図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図３及び図４を参照すると、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体１１０と、上記セラミック本体１１０内において上記誘電体層１１１を介して対向するように積層される第１及び第２内部電極１２１、１２２と、を含み、上記セラミック本体１１０は、静電容量の形成に寄与する容量形成部である活性層Ｓ及び上記活性層Ｓの上下面のうち少なくとも一面に提供される容量非形成部であるカバー層ｃ、ｃ’を含み、上記活性層Ｓを上記第１及び第２内部電極１２１、１２２の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域ａの内部電極の幅をＷａ、上部及び下部領域ｂ、ｂ’の内部電極の幅をＷｂとすると、０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たすことができる。

以下では、本発明の他の実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されない。

上記セラミック本体１１０は、その形状に制限されないが、例えば、六面体状を有することができる。

一方、本実施形態の積層セラミックキャパシタ１００において、「長さ方向」は図３の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同一概念で用いることができる。

即ち、図３及び図４に示されているように、本発明の他の実施形態による積層セラミックキャパシタ１００は、上述した本発明の一実施形態による積層セラミックキャパシタとは異なって積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。

上記本発明の他の実施形態による積層セラミックキャパシタ１００は、後述する通り、基板に実装する場合、内部電極が基板に垂直した形状に配置される垂直実装形態を有することができる。

本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体１１０と、上記セラミック本体１１０内において上記誘電体層１１１を介して対向するように積層される第１及び第２内部電極１２１、１２２と、を含み、上記セラミック本体１１０は、静電容量の形成に寄与する容量形成部である活性層Ｓ及び上記活性層Ｓの上下面のうち少なくとも一面に提供される容量非形成部であるカバー層ｃ、ｃ’を含み、上記活性層Ｓを上記第１及び第２内部電極１２１、１２２の積層方向に３つの領域に分けるとき、上記３つの領域のうち中央部領域ａの誘電体層の厚さをＴａ、上部及び下部領域ｂ、ｂ’の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たすことができる。

上記本発明の他の実施形態による積層セラミック電子部品も、上述した本発明の一実施形態による積層セラミックキャパシタとは異なって積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。

上記本発明の他の実施形態による積層セラミック電子部品は、後述する通り、基板に実装する場合、内部電極が基板に垂直した形状に配置される垂直実装形状を有することができる。

その他、上記他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同一であるため、ここでは省略する。

以下では、実施例を挙げて本発明についてより詳細に説明するが、本発明はこれに制限されない。

本実施例は、０．６μｍ以下の平均厚さを有する誘電体層１１が適用された積層セラミックキャパシタに対し、上記活性層を上記第１及び第２内部電極の積層方向に３つの領域に分けた後、各領域別内部電極の幅と誘電体層の厚さによる静電容量の百分率及び信頼性向上の有無を試験するために行われた。

本実施例による積層セラミックキャパシタは、下記のような段階で製作された。

まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．０５μｍ及び０．９５μｍの厚さを有するように製造された複数個のセラミックグリーンシートを用意した。これにより、誘電体層１１が形成される。

次に、ニッケル粒子の平均サイズが０．１～０．２μｍであり、４０～５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。

上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後、５００層以上積層して積層体を製作した。

その後、圧着及び切断して０６０３（長さ×幅）規格で、厚さ／幅が１．０を超過するチップを製作し、上記チップをＨ_２ ０．１％以下の還元雰囲気において温度１０５０～１２００℃で焼成した。

続いて、外部電極を形成し、メッキ層の形成などの工程を経て積層セラミックキャパシタを製作した。

比較例は、活性層の各領域別内部電極の幅及び誘電体層の厚さを本発明の数値範囲と異なるように製作した点を除いては、上記実施例と同一の方法によって製作された。

下記表１は、活性層の各領域別内部電極の幅及び誘電体層の厚さによる高温加速寿命及び静電容量の百分率（％）を比較した表である。

上記高温加速寿命テストは、信頼性を評価するための項目として、１３０℃、１．５Ｖｒの条件下において行われ、不良率５％未満の場合を◎、不良率５％～１０％の場合を○及び不良率１０％以上の場合を×と示した。

また、上記静電容量の百分率（％）は、目標値に対して具現された実際の静電容量の百分率を意味し、８８％以上の場合を良好と判断した。

＊ 比較例

上記表１を参照すると、比較例であるサンプル１から５、８、９及び１２から１６は、活性層における中央部領域ａの内部電極の幅Ｗａに対する上部及び下部領域ｂ、ｂ’の内部電極の幅Ｗｂの比、Ｗｂ／Ｗａ及び中央部領域ａの誘電体層の厚さＴａに対する上部及び下部領域ｂ、ｂ’の誘電体層の厚さＴｂの比、Ｔｂ／Ｔａが本発明の数値範囲を外れる場合で、信頼性及び静電容量の確保に問題があることが分かる。

これに対し、実施例であるサンプル６、７、１０及び１１は、本発明の数値範囲を満たす場合で、信頼性に優れ、静電容量も高いため、高容量の積層セラミックキャパシタの具現が可能であることが分かる。

積層セラミックキャパシタの実装基板

図５は図１の積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図である。

図５を参照すると、本実施形態による積層セラミックキャパシタ１の実装基板２００は、積層セラミックキャパシタ１が水平または垂直するように実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔されるように形成された第１及び第２電極パッド２２１、２２２と、を含む。

このとき、積層セラミックキャパシタ１の第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１、１００ 積層セラミックキャパシタ
１０、１１０ セラミック本体
１１、１１１ 誘電体層
２１、２２、１２１、１２２ 第１及び第２内部電極
３１、３２、１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ
Ｓ 活性層
ａ 活性層の中央部領域
ｂ、ｂ’ 活性層の上部及び下部領域
ｃ、ｃ’ カバー層
Ｗａ 中央部領域の誘電体層の幅
Ｗｂ 上部及び下部領域の誘電体層の幅
ｔｄ 誘電体層の平均厚さ
Ｔａ 中央部領域の誘電体層の厚さ
Ｔｂ 上部及び下部領域の誘電体層の厚さ

Claims (13)

1. 誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
   前記セラミック本体内において前記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、
   前記セラミック本体は、静電容量の形成に寄与する容量形成部である活性層及び前記活性層の上下面のうち少なくとも一面に提供される容量非形成部であるカバー層を含み、前記活性層を前記第１及び第２内部電極の積層方向に３つの領域に分けるとき、前記３つの領域のうち中央部領域の内部電極の幅をＷａ、上部及び下部領域の内部電極の幅をＷｂとすると、０．９２０≦Ｗｂ／Ｗａ≦０．９９８を満たす、積層セラミック電子部品。
2. 前記中央部領域の誘電体層の厚さをＴａ、前記上部及び下部領域の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たす、請求項１に記載の積層セラミック電子部品。
3. 前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
4. 前記第１及び第２内部電極の厚さは、０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
5. 前記第１及び第２内部電極は、前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２内部電極は、前記セラミック本体の幅方向に積層される、請求項１に記載の積層セラミック電子部品。
7. 誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
   前記セラミック本体内において前記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含み、
   前記セラミック本体は、静電容量の形成に寄与する容量形成部である活性層及び前記活性層の上下面のうち少なくとも一面に提供される容量非形成部であるカバー層を含み、前記活性層を前記第１及び第２内部電極の積層方向に３つの領域に分けるとき、前記３つの領域のうち中央部領域の誘電体層の厚さをＴａ、上部及び下部領域の誘電体層の厚さをＴｂとすると、１．０１≦Ｔｂ／Ｔａ≦１．１５を満たす、積層セラミック電子部品。
8. 前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項７に記載の積層セラミック電子部品。
9. 前記第１及び第２内部電極の厚さは、０．６μｍ以下である、請求項７に記載の積層セラミック電子部品。
10. 前記誘電体層の積層数は、５００層以上である、請求項７に記載の積層セラミック電子部品。
11. 前記第１及び第２内部電極は、前記セラミック本体の厚さ方向に積層される、請求項７に記載の積層セラミック電子部品。
12. 前記第１及び第２内部電極は、前記セラミック本体の幅方向に積層される、請求項７に記載の積層セラミック電子部品。
13. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された請求項１から１２のいずれか一項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品の実装基板。

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