KR102144765B1 - 적층형 커패시터 - Google Patents

적층형 커패시터 Download PDF

Info

Publication number
KR102144765B1
KR102144765B1 KR1020180136702A KR20180136702A KR102144765B1 KR 102144765 B1 KR102144765 B1 KR 102144765B1 KR 1020180136702 A KR1020180136702 A KR 1020180136702A KR 20180136702 A KR20180136702 A KR 20180136702A KR 102144765 B1 KR102144765 B1 KR 102144765B1
Authority
KR
South Korea
Prior art keywords
internal electrodes
curvature
radius
disposed
margin
Prior art date
Application number
KR1020180136702A
Other languages
English (en)
Other versions
KR20200053274A (ko
Inventor
강소라
박정민
박병규
연용진
최재열
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180136702A priority Critical patent/KR102144765B1/ko
Priority to US16/562,824 priority patent/US11264173B2/en
Priority to CN201911074597.3A priority patent/CN111161953B/zh
Publication of KR20200053274A publication Critical patent/KR20200053274A/ko
Application granted granted Critical
Publication of KR102144765B1 publication Critical patent/KR102144765B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/242—Terminals the capacitive element surrounding the terminal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Abstract

본 발명의 일 실시형태는 복수의 유전체층의 적층 구조와 복수의 내부 전극을 포함하는 바디 및 외부 전극을 포함하며, 상기 바디는 중앙부와 커버부로 구분되며, 상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 제3면 및 제4면과 상기 제5면 및 제6면이 만나는 모서리들의 곡률 반경을 R1이라 하고, 상기 제3면 및 제4면과 상기 제1면 및 제2면이 만나는 모서리들의 곡률 반경을 R2라 할 때, R1 > R2의 조건을 만족하고, 상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 중앙부에 배치된 것보다 폭이 좁은 적층형 커패시터를 제공한다.

Description

적층형 커패시터 {MULTILAYER CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 흐르게 된다.
이러한 커패시터는 전극 간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.
이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.
종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.
최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 커패시터의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 커패시터의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.
특히, 초고용량의 적층 세라믹 개발에 있어서, 박막 유전체층 및 내부전극의 고적층 제품에 대한 신뢰성 확보가 더욱 중요해지고 있다. 적층 수가 증가함에 따라서, 내부전극과 유전체층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다.
즉, 내부전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간을 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 내전압 특성 등의 신뢰성이 감소하게 된다.
이러한 문제점을 해결하기 위하여, 바디의 길이 방향 양측면을 절단한 후, 측면 마진부를 부착하는 방안이 개발되었으나, 제조방법이 복잡해 생산성이 낮고, 측면 마진부를 얇게 형성하는 경우 코너 마진부 두께도 동시에 얇아져 내습신뢰성이 열위해지는 문제가 생길 수 있다.
본 발명의 일 목적은 일 목적은 유효 부피를 최대화하면서도, 내습신뢰성이 향상되면서도 칩핑 불량을 저감할 수 있는 적층형 커패시터를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 적층형 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 중앙부와 상기 복수의 유전체층의 적층 방향으로 상기 중앙부의 상부와 하부에 위치하는 커버부로 구분되며, 상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 제3면 및 제4면과 상기 제5면 및 제6면이 만나는 모서리들의 곡률 반경을 R1이라 하고, 상기 제3면 및 제4면과 상기 제1면 및 제2면이 만나는 모서리들의 곡률 반경을 R2라 할 때, R1 > R2의 조건을 만족하고, 상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 중앙부에 배치된 것보다 폭이 좁은 형태이다.
일 실시 예에서, 상기 R1 및 R2는 R2 < 0.9*R1의 조건을 만족할 수 있다.
일 실시 예에서, 상기 제5면 및 제6면과 상기 제1면 및 제2면이 만나는 모서리들의 곡률 반경은 R2 값을 가질 수 있다.
일 실시 예에서, 상기 복수의 내부 전극은 상기 커버부의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에는 배치되지 않을 수 있다.
일 실시 예에서, 상기 복수의 내부 전극 중 일부는 상기 커버부의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 복수의 내부 전극 중 상기 커버부의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에 배치된 내부 전극은 다른 내부 전극보다 폭이 좁을 수 있다.
일 실시 예에서, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 제5면 및 제6면의 마진(Wg)과 상기 제3면 및 제4면의 마진(Tg)은 0.8≤Tg/Wg≤1.2의 조건을 만족할 수 있다.
일 실시 예에서, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같을 수 있다.
일 실시 예에서, 상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족할 수 있다.
일 실시 예에서, 상기 Wg와 상기 바디의 두께(T)는 0.5um≤Wg≤T/12의 조건을 만족할 수 있다.
일 실시 예에서, 상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 바디의 표면에 가까이 배치된 것일수록 폭이 좁을 수 있다.
일 실시 예에서, 상기 복수의 내부 전극의 폭은 상기 제1면 및 제2면을 연결하는 방향과 상기 복수의 유전체층의 적층 방향에 수직인 방향의 폭일 수 있다.
일 실시 예에서, 상기 R1과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족할 수 있다.
일 실시 예에서, 상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률은 상기 R1과 같을 수 있다.
일 실시 예에서, 상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률 반경은 상기 R1보다 작을 수 있다.
일 실시 예에서, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 R1은 상기 가상의 면의 곡률 반경에 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같을 수 있다.
일 실시 예에서, 상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮을 수 있다.
본 발명의 일 예에 따른 적층형 커패시터의 경우, 소형화에 유리하면서도 높은 전기 용량을 확보할 수 있으며, 내습 특성이 우수하면서도 칩핑 불량이 저감될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다.
도 2 및 도 3은 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 3에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다.
도 4 및 도 5는 도 1의 적층형 커패시터에서 II-II` 단면도이며, 도 5에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다.
도 6은 변형된 예에 따른 적층형 커패시터의 단면도를 나타낸다.
도 7 내지 17은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 공정을 나타낸다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다. 도 2 및 도 3은 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 3에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다. 도 4 및 도 5는 도 1의 적층형 커패시터에서 II-II` 단면도이며, 도 5에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다.
도 1 내지 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는, 유전체층(111) 및 이를 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 외부 전극(131, 132)을 포함하며, 바디(110)에서 커버부(A1, A2)의 모서리는 곡면으로 형성된다. 그리고 도 2에 도시된 형태와 같이 복수의 내부 전극(121, 122) 중 커버부(A1, A2))에 배치된 것은 중앙부(A3)에 배치된 것보다 폭이 좁은 형태이다. 또한, 바디(110)의 커버부(A1, A2)의 경우, 서로 곡률 반경이 다른 곡면 모서리들 포함한다.
바디(110)는 복수의 유전체층(111)이 적층된 형태이며, 예컨대 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전체층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체와 유사한 형상을 가질 수 있다. 바디(110)는 내부 전극(121, 122)이 각각 노출되는 제1면(S1) 및 제2면(S2), 복수의 유전체층(111)의 적층(Z) 방향으로 서로 대향하는 제3면(S3) 및 제4면(S4), 그리고 제1면 내지 제4면(S1, S2, S3, S4)과 연결되고 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함할 수 있다.
바디(110)에 포함된 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 BT계, 즉, 티탄산바륨(BaTiO3)계 세라믹을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전체층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다. 여기서 첨가제의 경우, 금속 성분을 포함하며 이들은 제조 과정에서 금속 산화물 형태로 첨가될 수 있다. 이러한 금속 산화물 첨가제의 예로서, MnO2, Dy2O3, BaO, MgO, Al2O3, SiO2, Cr2O3 및 CaCO3 중 적어도 하나의 물질을 포함할 수 있다.
복수의 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이 경우, 복수의 내부 전극(121, 122)은 도 3에 도시된 형태와 같이, 바디(110)의 서로 대향하는 제1면(S1) 및 제2면(S2)으로 노출된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 이 경우, 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 다만, 외부 전극(131, 132)의 개수나 내부 전극(121, 122)과의 연결 방식은 실시 형태에 따라 달라질 수 있을 것이다. 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
외부 전극(131, 132)은 바디(110)의 외부에 형성되며, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 외부 전극(131, 132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 바디(110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있다. 또한, 적층형 커패시터(100)를 기판에 실장하기 위해 필요한 경우 외부 전극(131, 132)은 도금층을 추가로 포함할 수 있다.
본 실시 형태에서는 바디(110)의 모서리를 곡면으로 형성하여 칩핑(chipping) 불량을 억제하고 바디(110)의 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 폭을 상대적으로 좁게 하였다. 구체적으로, 바디(110)의 제3면(S3) 및 제4면(S4)과 제5면(S5) 및 제6면(S6)이 만나는 모서리들의 곡률 반경을 R1이라 하고, 제3면(S3) 및 제4면(S4)과 제1면(S1) 및 제2면(S2)이 만나는 모서리들의 곡률 반경을 R2라 할 때, R1 > R2의 조건을 만족한다. 이 경우, 제5면(S5) 및 제6면(S6)과 제1면(S1) 및 제2면(S2)이 만나는 모서리들의 곡률 반경도 R2 값을 가질 수 있다. 더욱 구체적인 조건으로, 상기 R1 및 R2는 R2 < 0.9*R1의 조건을 만족하는 할 수 있다. 이와 같이, 바디(110)의 경우, 내부 전극(121, 122)이 노출된 제1면(S1) 및 제2면(S2)에 위치한 모서리들의 곡률 반경(R2)은 다른 모서리들의 곡률 반경(R1)보다 상대적으로 작은 형상이다. 이에 따라, 도 4에 도시된 형태와 같이, 복수의 내부 전극(121, 122)은 커버부(A1, A2)의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에는 배치되지 않을 수 있다. 이와 달리, 도 2에 도시된 형태와 같이, 복수의 내부 전극(121, 122)은 커버부(A1, A2)의 모서리에서 상기 R2보다 큰 상기 R1의 곡률 반경을 갖는 영역에는 배치될 수 있다.
한편, 도 6의 변형 예와 같이, 복수의 내부 전극(121, 122) 중 일부는 커버부(A1, A2)의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에 배치될 수도 있다. 이 경우, 도시된 것처럼, 복수의 내부 전극(121, 122) 중 커버부(A1, A2)의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에 배치된 내부 전극(121, 122)은 다른 내부 전극(121, 122)보다 폭이 좁을 수 있으며, 이렇게 폭이 좁은 내부 전극(121, 122)은 바디(110)의 연마 과정에서 일부가 제거되어 얻어질 수 있다.
본 실시 형태의 경우, 후술할 바와 같이 상기 R1의 곡률 반경을 갖는 모서리 영역에서 충분한 마진을 갖기 때문에 R2 역시 적정 수준으로 확보하여 칩핑 성능을 향상시킬 수 있다. 종래의 경우, R1과 R2가 동일한 수준으로 구현되는 것이 일반적인데 이 경우, 코너 영역, 즉, R1의 곡률 반경을 갖는 모서리와 R2의 곡률 반경을 갖는 모서리가 만나는 영역에서 마진이 크게 줄어들게 된다. 이러한 문제를 저감하기 위해 상기 코너 영역을 기준으로 바디를 연마하는 경우, R2를 충분히 크게 할 수 없어서 칩핑 성능이 저하될 수 있다.
한편, 본 실시 형태의 바디(110)가 갖는 구조적 특성은 이와 다르게 표현될 수 있다. 구체적으로, 바디(110)의 표면에서 복수의 내부 전극(121, 122) 중 가장 가까운 것까지의 거리를 마진이라 할 때, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 바디(110)의 폭 방향의 마진보다 크거나 같을 수 있으며, 이에 관해서는 후술한다. 또한, 본 실시 형태의 바디(110)가 갖는 구조적 특성은 또 다른 형태로 표현될 수 있으며, 바디(110)의 커버부(A1, A2)에 배치된 복수의 내부 전극(121, 122)의 단부를 복수의 유전체층(111)의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성할 수 있다. 이에 대해서도 후술한다.
한편, 본 실시 형태에서는 성능 향상을 위하여 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등을 최적화하였다. 이러한 구조에 의하여 적층형 커패시터(100)를 소형화하면서도 높은 수준의 용량을 확보할 수 있도록 하였으며, 나아가, 내습 신뢰성이 향상되도록 하였다. 이하, 이를 구체적으로 설명한다.
바디(110)는 중앙부(A3)와 커버부(A1, A2)로 구분되며, 커버부(A1, A2)는 복수의 유전체층(111)의 적층 방향(도면을 기준으로 Z 방향)으로 중앙부(A3)의 상부와 하부에 위치한다. 커버부(A1, A2)와 중앙부(A3)에는 내부 전극(121, 122)이 배치되는데 커버부(A1, A2)에 배치된 것의 폭이 중앙부(A2)에 배치된 것보다 폭이 좁다. 이 경우, 도시된 형태와 같이 복수의 내부 전극(121, 122) 중 커버부(A1, A2)에 배치된 것은 바디(110)의 표면에 가까이 배치된 것일수록 폭이 좁을 수 있다. 여기서, 내부 전극(121, 122)의 폭은 제1면(S1) 및 제2면(S2)을 연결하는 방향(X 방향)과 복수의 유전체층(111)의 적층 방향(Z 방향)에 수직인 방향의 폭, 즉, Y 방향의 폭으로 정의될 수 있다.
상술한 바와 같이, 바디(110)의 커버부(A1, A2)에서, 모서리는 곡면으로 형성되며, 이는 적층형 커패시터(100)의 칩핑 불량을 저감하는 기능 등을 수행할 수 있다. 구체적으로, 커버부(A1, A2)에서 제3면(S3)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 상부의 곡면 모서리들), 그리고 제4면(S4)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 하부의 곡면 모서리들)은 곡면으로 형성될 수 있다.
도 3을 참조하여, 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등의 최적 조건을 설명한다. 도 3에서 내부 전극이 배치된 영역은 내부 전극 영역(120)으로 정의하여 점선으로 표시하였다. 이 경우, Z 방향을 바디(110)의 두께 방향으로, Y 방향을 바디(110)의 폭 방향으로 정의하여 각각을 두께(T)와 폭(W)으로 정의하였다.
우선, 바디(110)의 마진은 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리로 정의될 수 있다. 구체적으로, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 δ이다. 그리고 제5면(S5) 및 제6면(S6)의 마진은 Wg이며, 이는 바디(110)의 폭 방향 마진에 해당한다. 본 실시 형태에서는 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)보다 크거나 같도록 하였다. 종래에는 내부 전극이 정렬되지 않아 폭 방향 마진을 만들기 어려웠으며, 이를 개선하고자 폭 방향 마진을 별도로 형성하는 공정을 이용하였다. 이러한 구조에서는 바디(110)의 곡면 모서리의 마진(δ)을 충분히 확보하기 어려우며 특히 바디(110)를 소형화하고 내부 전극의 적층 수를 늘리는 경우에 내습 신뢰성이 취약해지는 문제가 있다.
본 실시 형태에서는 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 폭을 조절하여 전체적으로 바디(110)의 곡면 모서리에 대응하는 형상을 갖도록 하였다. 이러한 형태에 의하여 곡면 모서리의 마진(δ)을 충분히 확보할 수 있으며, 폭 방향 마진(Wg)보다 크거나 같을 수 있다. 더욱 구체적으로, 곡면 모서리의 마진(δ) 및 폭 방향 마진(Wg)의 경우, 1≤δ/Wg≤1.2의 조건을 만족할 수 있다. 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)이 1.2배를 초과하는 경우, 커버부(A1, A2)에서 내부 전극(121, 122)의 폭이 큰 폭으로 줄어들어 전기 용량이 저감될 수 있다.
곡면 모서리의 마진(δ)이 커짐에 따라 소형화된 바디(110)에서도 내습 신뢰성이 향상되며 바디(110)는 다수의 내부 전극(121, 122)을 포함함으로써 향상된 전기 용량을 구현할 수 있다. 이는 동일한 바디(110) 부피 기준으로 산정하였을 때 전기 용량, 즉 유효 부피의 증가를 의미한다.
한편, 본 실시 형태의 경우, 중앙부(A3)에 배치된 내부 전극(121, 122)의 경우, 폭이 균일할 수 있다. 이는 후술할 바와 같이 세라믹 적층체를 개별 칩 단위로 절단하는 공정에 의하여 얻어질 수 있다. 여기서 폭의 균일성은 내부 전극(121, 122)의 단부 위치를 기준으로 결정할 수 있으며, 예컨대 상기 폭 방향(Y 방향)을 기준으로 내부 전극(121, 122) 단부 위치의 편차는 0.1um보다 작거나 같을 수 있다.
또한, 바디(110)의 두께 방향의 마진, 즉, 제3면(S3) 및 제4면(S4)의 마진(Tg)과 폭 방향 마진(Wg)의 경우, 0.8≤Tg/Wg≤1.2의 조건을 만족할 수 있다. 후술할 바와 같이, 두께 방향 마진(Tg) 영역과 폭 방향 마진(Wg)은 동일한 공정으로 형성될 수 있으며, 이에 따라 서로 유사한 크기를 가질 수 있다. 다만, 최상부 및 최하단의 내부 전극(121, 122)에 커버용 베이스층에 해당하는 유전체층(111)이 형성되어 있는 경우, 두께 방향 마진(Tg)이 폭 방향 마진(Wg)보다 다소 클 수 있다. 그러나 이러한 경우에도 Tg/Wg는 1.2를 넘지 않는 것이 바람직하다.
또한, 폭 방향 마진(Wg)은 0.5um≤Wg≤15um의 조건을 만족할 수 있으며, 바디(110)의 내습 신뢰성과 충분한 전기 용량을 확보하기 위한 측면에서 설계된 것이다. 마찬가지로 두께 방향 마진(Tg) 역시 0.5um≤Wg≤15um의 조건을 만족할 수 있다. 그리고 폭 방향 마진(Wg)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 0.5um≤Wg≤T/12의 조건을 만족할 수 있다. 여기서, 바디(110)의 두께(T)는 예컨대 약 200~400um일 수 있다.
또한, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 곡률 반경들은(R1, R2)은 적층형 커패시터(100)의 중량과 공정 중 부하로 인한 칩핑에 견딜 수 있도록 설계될 수 있으며, 구체적으로, 바디(110)의 제3면(S3) 및 제4면(S4)과 제5면(S5) 및 제6면(S6)이 만나는 모서리들의 곡률 반경인 R1의 경우, 10um≤R1≤60um의 조건을 만족할 수 있다. 그리고 곡률 반경(R1)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 10um≤R1≤T/4의 조건을 만족할 수 있다. 상술한 바와 같이, 바디(110)의 두께(T)는 예컨대 약 200~400um일 수 있다. 이 경우, 커버부(A1, A2)의 내부 전극 영역(120) 곡면 영역 역시 바디(110) 모서리와 실질적으로 동일하게 휘어진 형태, 즉, 실질적으로 동일한 곡률을 가질 수 있으며, 내부 전극 영역(120)의 곡면 영역은 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 단부를 적층 방향으로 연결하여 얻어진 가상의 면일 것이다. 도시된 형태와 같이, 내부 전극 영역(120)의 상기 가상의 면과 커버부(A1, A2)에서 곡면으로 형성된 모서리는 서로 마주보는 형태일 수 있다.
또한, 도 3에 도시된 형태와 같이 커버부(A1, A2)에 배치된 내부 전극(121, 122)의 단부를 적층 방향으로 연결하여 얻어진 가상의 면의 경우, 곡률 반경(r)이 커버부(A1, A2)에서 곡면으로 형성된 모서리의 곡률 반경(R1)보다 작을 수 있다. 이 경우, 상기 곡률 반경들(r, R1)은 서로 중심을 공유할 수 있다.
또한, 커버부(A1, A2)의 곡면 모서리가 갖는 곡률 반경(R1)은 상기 가상의 면의 곡률 반경(r)에 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같을 수 있다.
한편, 바디(110)에서 복수의 내부 전극(121, 122)을 감싸는 외곽 영역, 즉, 도 3에서 내부 전극 영역(120)을 둘러싸는 영역을 마진 영역(112, 113)이라 할 때, 유전체층(111)의 치밀도는 마진 영역(112, 113)이 나머지 영역보다 낮을 수 있다. 후술할 바와 같이, 마진 영역(112, 113)은 세라믹 적층체를 제조한 후 이를 코팅하는 방식 등으로 얻어질 수 있는데 치밀도의 차이는 이러한 제조 방식의 차이에 기인한 것일 수 있다. 여기서 치밀도는 내부에 존재하는 포어의 밀도와 반비례하는 개념으로 이해될 수 있다.
상술한 적층형 커패시터의 구조를 더욱 명확히 이해하기 위하여 도 7 내지 17을 참조하여 제조방법의 일 예를 설명한다.
우선, 도 7에 도시된 형태와 같이, 유전체층(111)과 내부 전극(121, 122)을 적층하여 세라믹 적층체(115)를 마련한다. 여기서 유전체층(111)은 소성 전이므로 세라믹 그린시트 상태이다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 유전체층(111)을 형성할 수 있다.
상기 세라믹 그린시트 상에는 내부 전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있으며, 이 경우, 상기 내부 전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다. 상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다. 상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
내부 전극 패턴이 형성된 세라믹 그린시트를 다수 적층하고, 이를 가압하여 세라믹 적층체(115)를 구현할 수 있다. 이 경우, 세라믹 적층체(115)는 최상부와 최하부에 배치된 커버용 베이스층으로서 유전체층(111)을 포함할 수 있으며 이로부터 내부 전극(121, 122)을 효과적으로 보호할 수 있다. 다만 세라믹 적층체(115)의 최상부와 최하부에는 유전체층(111)이 배치되지 않을 수도 있다.
세라믹 적층체(115)를 형성한 이후, 필요하다면 개별 칩 단위로 세라믹 적층체(115)를 절단할 수 있으며, 이 경우, 외부 전극과의 연결을 위해 내부 전극(121, 122)이 노출되도록 할 수 있다. 절단 공정에 의하여 노출된 내부 전극(121, 122)은 균일한 폭을 가질 수 있다. 예컨대, 내부 전극(121, 122) 중 가장 폭이 큰 것과 작은 것의 차이는 0.1um 미만일 수 있다.
이후, 도 8에 도시된 형태와 같이, 세라믹 적층체(115)의 모서리가 곡면이 되도록 연마한다. 이 과정에서 최상부와 최하부(상기한 내용 중 바디의 커버부에 해당)에 배치된 내부 전극(121, 122)이 세라믹 적층체(115)로부터 노출되도록 함께 연마될 수 있다. 이러한 연마 공정에 의하여 복수의 내부 전극(121, 122) 중 바디의 커버부에 배치된 것은 중앙부에 배치된 것보다 폭이 좁은 형태로 형성될 수 있다. 세라믹 적층체(115)의 모서리를 연마하는 본 공정의 경우, 바렐(barrel) 연마 등을 이용할 수 있을 것이다.
이후, 세라믹 적층체(115)의 표면에 코팅층(도 12의 118)을 형성하며, 이를 위해 적절한 코팅 공정을 수행한다. 본 실시 형태에서는 도 9에 도시된 형태와 같이 스프레이 장치(201)를 사용하여 세라믹 슬러리(202)를 스프레이 코팅하는 방법을 사용하였다. 이 경우, 세라믹 페이스트(202)는 유전체층(111) 형성을 위한 그린시트와 동일한 성분이거나 상기 그린시트에 유동성 부여하기 위한 성분, 예컨대, 액상의 바인더 등을 더 포함할 수 있다. 본 코팅 공정의 예를 설명하면, 우선, 도 10 및 도 11 도시된 형태와 같이 코팅 장치(301) 내에 세라믹 적층체(115)를 배치하고 하부에서 상부를 향하여 기류(도 10 및 도 11에서 화살표)를 발생시킨다. 이렇게 세라믹 적층체(115)가 부유시킨 후 하부(도 10) 또는 상부(도 11)에 배치된 스프레이 장치(201)의 노즐을 통해 세라믹 슬러리(202)를 분사한다. 도시된 형태와 달리 스프레이 장치(201)는 코팅 장치(301)의 측부에 배치될 수도 있을 것이다.
이러한 코팅 방식에 의하여 세라믹 적층체(115)의 표면에 균일한 두께의 코팅층(118)이 형성될 수 있다. 세라믹 적층체(115)를 제조한 후 별도로 코팅층(118)을 형성함으로써 바디의 마진 영역을 균일하면서도 얇게 형성할 수 있으며, 특히 내습에 취약한 바디의 모서리 영역에서 충분한 두께의 마진을 얻을 수 있다. 또한, 코팅층(118)은 세라믹 적층체(115)의 표면을 따라 형성되므로 자연스럽게 곡면 모서리를 가질 수 있으며, 이 경우, 곡면 모서리 형성을 위한 추가적인 공정을 생략할 수 있다. 이에 따라, 코팅층(118)의 곡면 모서리와 세라믹 적층체(115)의 곡면 모서리는 서로 마주보도록 배치될 수 있고 서로 동일한 곡률을 가질 수 있다.
또한, 다른 코팅 방식으로서, 도 12에 도시된 형태와 같이, 구형 용기 형태의 코팅 장치(302)를 사용할 수도 있다. 이 경우, 코팅 장치(302)의 내측에는 돌기(303)가 형성될 수 있다. 코팅 장치(302)가 회전하면서 세라믹 적층체(115)가 뒤집히고 이동하게 되는데 이 과정에서 세라믹 적층체(115)가 고르게 코팅될 수 있다.
도 13은 세라믹 적층체(115)의 표면 전체에 코팅층(118)이 형성된 상태를 나타내며, 도 14는 도 13에서 III-III' 단면도이다. 도시된 형태와 같이, 상술한 코팅 공정을 거칠 경우, 코팅층(118)의 모서리는 곡면을 갖게 될 수 있다. 이후, 코팅층(118)이 적용된 상태에서 세라믹 적층체(115)를 소성한다. 이에 의해, 세라믹 적층체(115)에 포함된 그린 시트와 코팅층(118)은 일체의 바디가 될 수 있다.
소성 공정 후에는 바디(110)의 일부를 제거하여 내부 전극(121, 122)을 노출시킨다. 여기서 내부 전극(121, 122)이 노출되는 면은 도 1에서 설명한 제1면(S1) 및 제2면(S2)에 해당한다. 바디(110)의 일부를 제거하는 면 연마 공정의 경우, 폴리싱, 그라인딩 등을 이용할 수 있다. 도 15는 소성 후 면 연마 공정을 거친 바디(110)와 이로부터 노출된 내부 전극(121, 122)을 나타낸다. 이러한 면 연마 공정을 거칠 경우 제1면(S1) 및 제2면(S2)의 모서리는 실질적으로 곡면을 갖지 않는 형태가 되므로 제1면(S1) 및 제2면(S2)의 모서리에 곡면을 형성하기 위한 추가적인 연마 공정을 수행한다.
도 16은 추가적인 연마 공정에 의해 제1면(S1) 및 제2면(S2)의 모서리에 곡면이 형성된 상태를 나타내며, 상술한 바와 같이, 이렇게 생긴 모서리들의 곡률 반경(R2)은 상기 R1보다 작게 된다. 본 실시 형태에서는 R1보다 작은 범위에서 R2를 충분히 형성할 수 있으므로 칩핑 불량을 저감할 수 있다. 이후, 노출된 내부 전극(121, 122)과 연결되도록 외부 전극을 형성한다. 또한, 본 추가적인 연마 공정에 의해 상기 R1의 곡률 반경을 갖는 모서리 외의 다른 모서리도 연마되어 곡면의 형상이 변화될 수 있다. 또한, 상술한 도 6의 실시 형태와 같이, 일부의 내부 전극(121, 122)은 추가적인 연마에 의해 얻어진 곡면으로 노출될 수도 있으며, 이러한 내부 전극(121, 122)은 바디(110)와 함께 연마되어 상대적으로 좁은 폭을 가질 수 있다.
한편, 상술한 공정의 경우, 유전체층(111)은 세라믹 그린 시트에 의하여 형성되고 마진 영역은 세라믹 슬러리의 분사에 의한 코팅 공정으로 형성되므로 소성 후의 내부 구조에도 차이가 있다. 다시 말해, 바디(110)는 내부 전극 영역(120)과 마진 영역(112, 113)에서 치밀도 등과 같은 특성이 다를 수 있다. 이를 도 17을 참조하여 설명한다. 도 17은 도 16에서 A 영역을 확대하여 평면도로 나타낸 것이다.
바디(110)에서 마진 영역과 그 외에 영역(내부 전극 영역)에서 유전체층(111)의 치밀도를 비교하면, 마진 영역(112, 113)에서 상대적으로 치밀도가 더 낮다. 또한, 마진 영역(112, 113)은 바디(110)의 외부에 가까운 영역보다 내부 전극(121, 122)에 가까운 영역이 상대적으로 치밀도가 더 높다. 다시 말해, 마진 영역(112, 113)의 경우, 유전체층(111)이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 복수의 내부 전극(121, 122)에 인접한 것에서 유전체층(111)의 치밀도가 더 높다.
마진 영역(112, 113)의 이러한 치밀도 특성은 상술한 코팅 공정에 따라 얻어질 수 있다. 세라믹 슬러리를 분사하는 경우 세라믹 적층체(115)의 표면에는 여러 겹의 얇은 코팅층이 형성되며 이들 사이에는 다수의 포어가 형성되며 이러한 포어는 소성 후에도 남아 있다. 도 17에서 볼 수 있듯이 바디(110)의 마진 영역(112, 113)에는 복수의 침상형 포어(P)가 남아 있다. 복수의 침상형 포어(P)는 여러 겹의 얇은 코팅층이 형성되는 과정에서 생기기 때문에 이들이 이루는 복수의 열(L1, L2, L3)은 바디(110)의 외형에 대응하는 형상으로 정렬된 형태일 수 있다. 침상형 포어(P)에 의한 복수의 열(L1, L2, L3)은 서로 포어 밀도가 다를 수 있으며, 바디(110)의 표면에 가까운 영역일수록 더 늦게 코팅되기 때문에 포어 밀도가 상대적으로 낮을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 마진 영역
115: 세라믹 적층체
118: 코팅층
120: 내부 전극 영역
121, 122: 내부 전극
131, 132: 외부전극
201: 스프레이 장치
202: 세라믹 슬러리
301, 302: 코팅 장치
303: 돌기

Claims (16)

  1. 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
    상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극;을 포함하며,
    상기 바디는 중앙부와 상기 복수의 유전체층의 적층 방향으로 상기 중앙부의 상부와 하부에 위치하는 커버부로 구분되며,
    상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며,
    상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 제3면 및 제4면과 상기 제5면 및 제6면이 만나는 모서리들의 곡률 반경을 R1이라 하고, 상기 제3면 및 제4면과 상기 제1면 및 제2면이 만나는 모서리들의 곡률 반경을 R2라 할 때, R1 > R2의 조건을 만족하고,
    상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 중앙부에 배치된 것보다 폭이 좁은 적층형 커패시터.
  2. 제1항에 있어서,
    상기 R1 및 R2는 R2 < 0.9*R1의 조건을 만족하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제5면 및 제6면과 상기 제1면 및 제2면이 만나는 모서리들의 곡률 반경은 R2 값을 갖는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 복수의 내부 전극은 상기 커버부의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에는 배치되지 않는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 복수의 내부 전극 중 일부는 상기 커버부의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에 배치되는 적층형 커패시터.
  6. 제5항에 있어서,
    상기 복수의 내부 전극 중 상기 커버부의 모서리에서 상기 R2의 곡률 반경을 형성하는 영역에 배치된 내부 전극은 다른 내부 전극보다 폭이 좁은 적층형 커패시터.
  7. 제1항에 있어서,
    상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 제5면 및 제6면의 마진(Wg)과 상기 제3면 및 제4면의 마진(Tg)은 0.8≤Tg/Wg≤1.2의 조건을 만족하는 적층형 커패시터.
  8. 제7항에 있어서,
    상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같은 적층형 커패시터.
  9. 제8항에 있어서,
    상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족하는 적층형 커패시터.
  10. 제8항에 있어서,
    상기 Wg와 상기 바디의 두께(T)는 0.5um≤Wg≤T/12의 조건을 만족하는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 복수의 내부 전극 중 상기 커버부에 배치된 것은 상기 바디의 표면에 가까이 배치된 것일수록 폭이 좁은 적층형 커패시터.
  12. 제1항에 있어서,
    상기 복수의 내부 전극의 폭은 상기 제1면 및 제2면을 연결하는 방향과 상기 복수의 유전체층의 적층 방향에 수직인 방향의 폭인 적층형 커패시터.
  13. 제1항에 있어서,
    상기 R1과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하는 적층형 커패시터.
  14. 제1항에 있어서,
    상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률은 상기 R1과 같은 적층형 커패시터.
  15. 제1항에 있어서,
    상기 바디의 커버부에 배치된 복수의 내부 전극의 단부를 상기 복수의 유전체층의 적층 방향으로 연결하여 얻어진 가상의 면은 곡면을 형성하며 이러한 곡면의 곡률 반경은 상기 R1보다 작은 적층형 커패시터.
  16. 제15항에 있어서,
    상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 R1은 상기 가상의 면의 곡률 반경에 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)을 더한 것과 같은 적층형 커패시터.
KR1020180136702A 2018-11-08 2018-11-08 적층형 커패시터 KR102144765B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180136702A KR102144765B1 (ko) 2018-11-08 2018-11-08 적층형 커패시터
US16/562,824 US11264173B2 (en) 2018-11-08 2019-09-06 Multilayer capacitor
CN201911074597.3A CN111161953B (zh) 2018-11-08 2019-11-06 多层电容器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180136702A KR102144765B1 (ko) 2018-11-08 2018-11-08 적층형 커패시터

Publications (2)

Publication Number Publication Date
KR20200053274A KR20200053274A (ko) 2020-05-18
KR102144765B1 true KR102144765B1 (ko) 2020-08-14

Family

ID=70550295

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180136702A KR102144765B1 (ko) 2018-11-08 2018-11-08 적층형 커패시터

Country Status (3)

Country Link
US (1) US11264173B2 (ko)
KR (1) KR102144765B1 (ko)
CN (1) CN111161953B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276526B2 (en) * 2018-08-29 2022-03-15 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor
JP7435947B2 (ja) * 2018-08-29 2024-02-21 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシタ
JP7024756B2 (ja) * 2019-03-28 2022-02-24 株式会社村田製作所 積層セラミックコンデンサ
JP7234951B2 (ja) * 2020-01-17 2023-03-08 株式会社村田製作所 積層セラミックコンデンサ
JP7380291B2 (ja) * 2020-02-13 2023-11-15 Tdk株式会社 電子部品
JP7359019B2 (ja) * 2020-02-13 2023-10-11 Tdk株式会社 電子部品
KR20220031344A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 적층형 전자 부품
JP2022073617A (ja) * 2020-11-02 2022-05-17 株式会社村田製作所 積層セラミックコンデンサ
JP2022119088A (ja) * 2021-02-03 2022-08-16 太陽誘電株式会社 セラミック電子部品およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297566A (ja) 1998-04-07 1999-10-29 Murata Mfg Co Ltd 積層セラミック電子部品
JP5532027B2 (ja) * 2010-09-28 2014-06-25 株式会社村田製作所 積層セラミック電子部品およびその製造方法
KR101188032B1 (ko) * 2011-03-09 2012-10-08 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101832490B1 (ko) * 2011-05-31 2018-02-27 삼성전기주식회사 적층 세라믹 커패시터
KR101548798B1 (ko) * 2013-04-16 2015-08-31 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판
KR101565641B1 (ko) 2013-04-17 2015-11-03 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판
KR101525666B1 (ko) * 2013-07-11 2015-06-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR102122934B1 (ko) * 2013-07-22 2020-06-15 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20160004655A (ko) * 2014-07-03 2016-01-13 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
JP2018063969A (ja) 2016-10-11 2018-04-19 株式会社村田製作所 積層セラミックコンデンサ
JP7044465B2 (ja) 2016-12-26 2022-03-30 太陽誘電株式会社 積層セラミックコンデンサ
JP7122818B2 (ja) * 2017-11-30 2022-08-22 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP7125093B2 (ja) * 2018-04-11 2022-08-24 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
US11276526B2 (en) * 2018-08-29 2022-03-15 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor
KR102057904B1 (ko) * 2018-10-17 2019-12-20 삼성전기주식회사 커패시터 부품
KR102632357B1 (ko) * 2018-12-21 2024-02-02 삼성전기주식회사 커패시터 부품
JP7359019B2 (ja) * 2020-02-13 2023-10-11 Tdk株式会社 電子部品

Also Published As

Publication number Publication date
US20200152391A1 (en) 2020-05-14
US11264173B2 (en) 2022-03-01
KR20200053274A (ko) 2020-05-18
CN111161953A (zh) 2020-05-15
CN111161953B (zh) 2022-09-09

Similar Documents

Publication Publication Date Title
KR102144765B1 (ko) 적층형 커패시터
KR102144766B1 (ko) 적층형 커패시터
KR102426213B1 (ko) 적층형 커패시터
US10971308B2 (en) Multilayer capacitor
CN110875145B (zh) 多层电容器
CN110880422B (zh) 多层电容器
CN110875140B (zh) 多层电容器
JP2022009433A (ja) 積層セラミック電子部品及びその製造方法
KR102504064B1 (ko) 적층형 커패시터
KR102198536B1 (ko) 적층형 커패시터
KR102126415B1 (ko) 적층형 커패시터
KR102149962B1 (ko) 적층형 커패시터
KR102118495B1 (ko) 적층형 커패시터

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant